生成式AI引爆算力需求 小芯片設(shè)計是最佳方案

生成式AI是當(dāng)前半導(dǎo)體產(chǎn)業(yè)最重要的成長驅(qū)力，不僅帶動先進制程持續(xù)下探，同時也刺激新的半導(dǎo)體架構(gòu)設(shè)計加速發(fā)展，其中，小芯片（Chiplet）就是最受期待的一項。本場的東西講座由工研院電光系統(tǒng)所異質(zhì)整合技術(shù)組組長王欽宏主講，剖析在生成式AI應(yīng)用如何引領(lǐng)小芯片技術(shù)發(fā)展，而小芯片設(shè)計又將面臨哪些挑戰(zhàn)？
王欽宏組長表示，人工智能技術(shù)（AI）將從1.0進入2.0的時代。而所謂的AI 2.0是處理超級海量級的數(shù)據(jù)，且無須人工標(biāo)注，而其數(shù)據(jù)模型能處理跨領(lǐng)域的知識，應(yīng)對的任務(wù)更是五花八門。目前的大語言模型（LLM）和ChatGPT應(yīng)用便是AI 2.0的起點，而這將會帶起硬件朝向更高算力、更大帶寬，同時也更加省電的方向發(fā)展。
但要滿足生成式AI的算力需求，運算芯片的設(shè)計也必須要同步升級才行，包含多核心架構(gòu)、更小的微縮、以及先進封裝等。然而先進制程芯片的開發(fā)成本十分高昂，另一方面，高算力芯片的面積也較大，良率的考驗也更加嚴(yán)峻，對整體的制造成本更是不友善，因此多數(shù)的芯片公司都難以負(fù)擔(dān)。
此時，能提供SoC-like的小芯片設(shè)計就會是極佳的解方。王欽宏指出，Chiplet是運用先進封裝技術(shù)讓多個小芯片形成SoC-like架構(gòu)，能夠?qū)⒉煌δ艿男⌒酒?，通過先進封裝技術(shù)整合于單一基板上。
王欽宏表示，采用小芯片設(shè)計能帶來數(shù)項優(yōu)勢，例如良率的優(yōu)勢（縮小芯片的體積，降低不良率）、設(shè)計成本的優(yōu)勢（運用成熟制程實現(xiàn)）、提早進入市場的優(yōu)勢（小芯片可重復(fù)使用，無須重頭開發(fā)，能縮短進入市場的時程）。

小芯片內(nèi)部互連是設(shè)計樞紐 UCIe最受青睞
由于小芯片需要仰賴先進封裝技術(shù)來實現(xiàn)，因此內(nèi)部不同芯片的擺放與互連的方案就是關(guān)鍵所在。目前小芯片的堆棧架構(gòu)有2D、2.5D和3D等形式，由于各個小芯片的制程與效能不同，因此其間的擺放位置將會影響后續(xù)的布線與連接的方式，對于成本與良率也會產(chǎn)生不同的結(jié)果。
至于小芯片內(nèi)部的布線和I/O互連規(guī)范，目前則是處于尚未統(tǒng)一的局面，也是產(chǎn)業(yè)最需要突破的瓶頸。不過王欽宏看好則UCIe未來的發(fā)展地位，最主要的原因就是當(dāng)前市場半導(dǎo)體領(lǐng)導(dǎo)業(yè)者幾乎都支持這個規(guī)范。
王欽宏指出，目前UCIe 1.0規(guī)范可支持標(biāo)準(zhǔn)的2D和先進的2.5D芯片封裝。在標(biāo)準(zhǔn)封裝方面，它具有較佳的成本的效益，同時也能達成較長的距離；在先進封裝方面，則有較佳的節(jié)能表現(xiàn)，以及較高的帶寬密度。此外，小芯片可以在任何地方制造，任何地方組裝，并在同一封裝中混合2D和2.5D的架構(gòu)。
至于小芯片的應(yīng)用與市場，王欽宏則持非常樂觀的看法，他表示，Chiplet市場將會呈現(xiàn)快速成長的趨勢，至2030年，全球整體的市場將會達到9千4百2十億美元的規(guī)模。至于應(yīng)用方面，則會以服務(wù)器與AI為主，占整體的規(guī)模約45%，其次為汽車和網(wǎng)通。領(lǐng)導(dǎo)的市場業(yè)者分別是英特爾、AMD、蘋果、亞馬遜和特斯拉，中國則有壁仞科技。
最后，王欽宏也特別提出硅光子技術(shù)在小芯片設(shè)計上的創(chuàng)新機會，他指出，光電整合架構(gòu)將能大幅提升AI芯片的效能，而共同光學(xué)封裝（Co optics Packaged）則是創(chuàng)新Chiplet模塊的挑戰(zhàn)。