利用8051內核使SoC設計不再復雜的模擬仿真

1 概述

隨著集成電路工藝技術的發(fā)展和EDA設計水平的迅速提高，基于知識產權IP(Intellectual Property)核進行系統芯片SoC(System on Chip)設計的能力和技術得到了大大提高。利用該技術，可以將整個系統包括微處理器、ASIC、內存和外設等集成到一個芯片中。在進行SoC 芯片設計過程中，由于8051系列單片機的廣泛使用和成熟的技術，許多SoC芯片的設計者在選用8位處理器做內核時常采用8051。SoC芯片的設計是十分復雜的，不僅要考慮芯片IP核的系統構成、軟硬件協同設計、不同工藝的綜合等問題，還要考慮在設計過程中，如何實現對芯片的模擬驗證以及設計成功后針對該芯片仿真裝置的實現，從而促進所設計系統芯片的迅速推廣。

2 SoC芯片的設計技術

2.1 軟硬件協同設計流程

SoC芯片是一種以可重用IP核為基礎,以軟硬件協同設計為主要設計方法的芯片設計技術。參考文獻[2]提出的SoC設計流程如圖1所示。

圖1 SoC芯片設計流程

系統芯片經軟硬件劃分后，設計基本分為兩部分：芯片硬件設計和軟件協同設計。芯片硬件設計包括硬件描述、時序設計、驗證等；軟件協同設計要考慮指令集、指令編譯系統、開發(fā)集成環(huán)境、模擬仿真設備等。為達到盡快上市的目的，要求這兩方面并行展開，甚至要求在芯片上市之前，相應的開發(fā)裝置和仿真環(huán)境就應該建立起來。對于需要進行程序掩模的芯片，這種要求就更加迫切。2.2 應用于固網短消息電話的SoC設計

該芯片是根據中國電信對于固網短消息話機的要求而設計的系統芯片，可以廣泛應用于來電顯示電話(CID：Calling Identify Delivery)和固網短消息電話等。

該系統芯片將CPU和多個模擬功能模塊(CID部分)集成到一個芯片內，采用8051為CPU核，指令集與標準8051完全兼容；CID部分由FSK調制解調器、DTMF(雙音多頻)撥號、CAS(CPE Alerting Signal)信號檢測、振鈴檢測等IP核組成。這是一個數?；旌喜⒕邆渫暾娫捁δ艿南到y芯片。系統結構如圖2所示。

圖2 短消息系統芯片結構

設計中，8051核與各功能IP核通過寄存器和數據總線實現數據交換。

8051內部有256字節(jié) RAM，其中后128字節(jié)為特殊功能寄存器。我們在該芯片設計中將CID部分電路所用寄存器(共12個)定義在該區(qū)間內。

該芯片工作流程如下：振鈴檢測模塊在檢測到振鈴信號后,置位RING_F寄存器中相應位，產生中斷或經CPU輪循檢測；軟件響應該信號后置位FSK_F 中FSK使能寄存器，FSK解調器工作，FSK在接收到數據后，置位FSK_F中數據準備好寄存器，產生中斷或CPU輪循檢測，軟件通過數據總線讀出該數據；CAS模塊根據CAS_F中CAS捕獲時間寄存器檢測,收到CAS信號后，置位CAS_F中相應寄存器，產生中斷；DTMF信號產生模塊根據 DTMF_F寄存器內容發(fā)出DTMF信號。

3 系統芯片驗證和仿真器設計方案

3.1 系統芯片的驗證問題

系統芯片在硬件設計和軟件設計結束后，按流程要求進行系統驗證，這就需要構建一個驗證平臺。對于數字電路來說，采用FPGA基本可以實現對芯片設計的完全驗證；而對于數?；旌想娐废到y芯片來說，驗證則十分復雜。在本設計中，由于各外圍模擬IP核在市場上均有相應模塊，因此，可以考慮將FPGA和這些模擬芯片有機地組合起來，實現對該系統芯片的驗證。

3.2 仿真器的設計目標

一個8051仿真器系統包括仿真器、編譯器、集成開發(fā)和調試仿真環(huán)境等。在進行基于8051核