基于DSP/FPGA的超高速跳頻系統(tǒng)基帶設(shè)計(jì)

　　3.3 跳頻序列的DSP控制設(shè)計(jì)

　　跳頻序列是決定跳頻通信系統(tǒng)跳頻圖案的偽隨機(jī)序列。對(duì)跳頻序列的要求是循環(huán)周期長、最小碼距大、隨機(jī)性強(qiáng)等。本設(shè)計(jì)采用了理論研究最完備、易于產(chǎn)生的m序列作為跳頻序列，在DSP中通過軟件實(shí)現(xiàn)對(duì)偶頻帶法對(duì)最小跳頻間隔的控制，DSP判斷相鄰兩次生成的m序列的碼距是否符合要求。若不符合最小碼距的要求，則跳到此次生成碼的對(duì)偶頻道上去。如圖7所示。

　　3.4 同步設(shè)計(jì)

　　同步是跳頻通信系統(tǒng)的核心技術(shù)。跳頻通信系統(tǒng)的同步包括載波同步、位同步和幀同步（跳頻圖案同步）。

　　由于本設(shè)計(jì)采用2FSK調(diào)制解調(diào)方式，所以僅需要接收端提供一個(gè)與所接收到的載波信號(hào)同頻的本地載波信號(hào)即可，因而可以不進(jìn)行載波跟蹤，直接通過設(shè)置頻率合成器的頻率控制字實(shí)現(xiàn)收發(fā)同頻即可實(shí)現(xiàn)載波同步。

　　位同步是以解調(diào)電路為基礎(chǔ)的。由于碼速率較高，位同步運(yùn)算大都在FPGA中通過硬件完成。

　　圖8(a)是沒有同步時(shí)的示波器波形圖，圖8(b)是同步后的示波器波形圖。通道一（上方）是發(fā)送端的發(fā)送脈沖，通道二（下方）是接收端的位同步脈沖。位同步以后，接收端的位同步脈沖和發(fā)射端的發(fā)射脈沖完全對(duì)齊，波動(dòng)范圍不超過1μs, 最大偏移不超過碼元寬度的4％。圖中，時(shí)間：5μs/格；電壓2V/格(上)；電壓2V/格(下)。

　　跳頻圖案同步是跳頻通信系統(tǒng)中特有的同步概念，它是指接收方的跳頻圖案與發(fā)射方跳頻圖案保持一致的過程或狀態(tài)。在跳頻通信系統(tǒng)中，幀同步和跳頻圖案同步概念相似，有時(shí)候不加區(qū)分, 本設(shè)計(jì)選用13位巴克碼{1，1，1，1，1，-1，-1，1，1，-1，1，-1，1}作為幀同步信號(hào)。圖9是FPGA中信號(hào)跳頻圖案同步示意圖。