利用芯片上時脈實現(xiàn)高性能全速測試
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全速測試在大量新功能的協(xié)助下有了很大的改進，包括在測試模式期間使用芯片上產(chǎn)生的功能時脈。目前許多設(shè)計都工作在非常高的頻率，并包含許多時脈。芯片上鎖相環(huán)(PLL)是一種制作內(nèi)部時脈的常見方法。通常伴隨PLL的還有乘法器、除法器以及其它時脈控制電路。不需要過多的附加邏輯，就能充分發(fā)揮用于測試的這些功能時脈的優(yōu)勢。
大多數(shù)公司都會在設(shè)計進入布局階段之前使用靜態(tài)時序分析(STA)檢查功能時序。作為STA過程的一部份，設(shè)計師可規(guī)定設(shè)計時序約束和時序例外。本文所述STA過程的輸出是新思設(shè)計約束(SDC)文件，該文件包括了STA過程中其它工具需要的時序信息。
只要能正確地利用芯片上時脈，就能實現(xiàn)更高性能且更精密的的全速測試結(jié)果，但在實際過程中，必須注意到工具的選擇、不同特征尺寸元所具有的固有特性及其可能帶來的影響等，可能必須采取不同的相應(yīng)措施來應(yīng)對不同情況。由于目前芯片的幾何尺寸正不斷微縮小，缺陷與時序的關(guān)系將越來越密切，因此，在130nm以下的制程節(jié)點中，不應(yīng)該完全依賴連續(xù)故障模型。本文將就以上觀點進行分析，并為設(shè)計師提供制作高品質(zhì)全速測試程序的一些建議。
建議的方法
使用芯片上用于測試目的的功能時脈獲得比外部時脈更高精密度的結(jié)果。確保自動測試程序產(chǎn)生(ATPG)工具能夠利用芯片上時脈和時脈邏輯實現(xiàn)全速測試圖案。
如果組件的制造特征尺寸在130nm以下，應(yīng)在測試儀器中增加轉(zhuǎn)換故障模型測試圖案。該模型可透過查找每個內(nèi)部節(jié)點上的緩慢上升或緩慢下降變化檢查出時序缺陷。
在測試關(guān)鍵路徑或整體組件時序表征檢查時使用路徑延遲故障模型。一些公司也使用路徑延遲故障模型進行速度分級。
使用靜態(tài)時序分析定義和規(guī)定時脈與時序的關(guān)系，使設(shè)立和保持時間能被檢查。路徑的寬松時間也可以計算，有助于發(fā)現(xiàn)最關(guān)鍵的路徑。這些路徑再送到ATPG工具制作路徑延遲圖案。此外，時序例外路徑也有規(guī)定。
使用能夠在圖案產(chǎn)生期間自動處理時序例外的ATPG工具。 
圖：采用傳統(tǒng)方法來處理時序例外路徑的五個設(shè)計范例，與在SDC檔案中進行讀取，且僅需增加X軸的新方法比較。
不建議的方法
如果組件上已經(jīng)有這些功能時脈，就不應(yīng)該為了支持高速時脈而在復(fù)雜的自動測試設(shè)備上花費太多的時間。一些接腳的I/O焊盤無論如何都無法處理很快的外部時脈速度。
采用130nm以下制程制造的設(shè)計不應(yīng)該依賴連續(xù)故障模型。許多相關(guān)論文指出，隨著幾何尺寸的縮小，缺陷與時序的關(guān)系將越來越密切。許多問題與在組件上制作小于制造用微影波長的特征尺寸和外形有關(guān)。
不解決故障和多周期路徑就制作全速測試圖案。如果這些問題不解決，ATPG工具制作的測試圖案期望值將是組件無法實現(xiàn)的，極易導(dǎo)致測試圖案的仿真失配，并可能使好的組件無法通過測試。
在ATPG過程中只約束X軸的時序例外路徑端點。這種傳統(tǒng)方法將降低測試覆蓋率，并導(dǎo)致測試圖案儀上有更多的X點。它會屏蔽掉適用于其它全速測試路徑的觀察點，使芯片的某些部份無法被測試到。
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