一種數(shù)字示波器的微處理器硬件電路設(shè)計

引言

　　隨著通信技術(shù)的迅猛發(fā)展，電信號越來越復(fù)雜化和瞬態(tài)化，開發(fā)人員對測量領(lǐng)域必不可少的工具——數(shù)字示波器的性能提出了越來越高的要求。最大限度提高實(shí)時采樣率和波形捕獲能力成為了國內(nèi)外眾多數(shù)字示波器生產(chǎn)廠商研究的重點(diǎn)，實(shí)時采樣率和波形捕獲率的提高又必然帶來大量高速波形數(shù)據(jù)的傳輸、保存和處理的問題。因此，作為數(shù)字示波器數(shù)據(jù)處理和系統(tǒng)控制的中樞，微處理器性能至關(guān)重要。本文選用TI公司的雙核DSP OMAP-L138作為本設(shè)計的微處理器，并實(shí)現(xiàn)了一種數(shù)字示波器微處理器硬件設(shè)計。

　　數(shù)字示波器的基本架構(gòu)

　　目前數(shù)字示波器多采用DSP、內(nèi)嵌微處理器型FPGA或微處理器+FPGA架構(gòu)。雖然內(nèi)嵌微處理器型FPGA靈活性強(qiáng)，可以充分進(jìn)行設(shè)計開發(fā)和驗(yàn)證，便于系統(tǒng)升級且FPGA外圍電路簡單。但是該類型FPGA屬于高端FPGA，價高且供貨渠道難得，不適合低成本的數(shù)字示波器使用。若單獨(dú)使用DSP，雖然其數(shù)據(jù)處理能力強(qiáng)大，運(yùn)行速度較高，但DSP的控制能力不突出，且數(shù)字示波器的采樣率越來越高，DSP內(nèi)部不能做數(shù)據(jù)流降速和緩存，當(dāng)設(shè)計采用高實(shí)時采樣率的ADC，就得選用頻率更高且內(nèi)部存儲資源更豐富的DSP，而此類DSP一般都價格昂貴，同樣不適合低成本的數(shù)字示波器使用。因此，微處理器+FPGA架構(gòu)的方案是本設(shè)計首選。微處理器+FPGA架構(gòu)的數(shù)字示波器的系統(tǒng)結(jié)構(gòu)圖如圖1所示：

圖1 微處理器+FPGA架構(gòu)的數(shù)字示波器系統(tǒng)結(jié)構(gòu)圖

　　被測信號經(jīng)模擬通道運(yùn)放調(diào)理后送到ADC器件；ADC轉(zhuǎn)換器將輸入端的信號轉(zhuǎn)換成相應(yīng)的數(shù)字信號并經(jīng)過FPGA緩存和預(yù)處理；微處理器對采樣得到的數(shù)字信號進(jìn)行相關(guān)處理與運(yùn)算；最后將波形送到屏幕上顯示，完成一次采集過程。同時采集過程中觸發(fā)電路不斷監(jiān)測輸入信號，看是否出現(xiàn)觸發(fā)狀態(tài)，觸發(fā)條件決定了波形的起始位置，觸發(fā)系統(tǒng)能夠保證被測波形能夠穩(wěn)定的顯示到屏幕上。