現(xiàn)場(chǎng)可編程門(mén)陣列（fpga）文章進(jìn)入現(xiàn)場(chǎng)可編程門(mén)陣列（fpga）技術(shù)社區(qū)

FPGA中可配置邏輯塊（CLB）

CLB是FPGA內(nèi)的基本邏輯單元。CLB的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路(多路復(fù)用器等)和觸發(fā)器組成。開(kāi)關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行
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FPGA可編程輸入輸出單元（IOB）

可編程輸入/輸出單元簡(jiǎn)稱(chēng)I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖1-2所示。FPGA內(nèi)的I/O按組分類(lèi)，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過(guò)軟件的
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目前FPGA的應(yīng)用主要是三個(gè)方向

第一個(gè)方向，也是傳統(tǒng)方向主要用于通信設(shè)備的高速接口電路設(shè)計(jì)，這一方向主要是用FPGA處理高速接口的協(xié)議，并完成高速的數(shù)據(jù)收發(fā)和交換。這類(lèi)應(yīng)用通常要求采用具備高速收發(fā)接口的FPGA，同時(shí)要求設(shè)計(jì)者懂得高速接口電
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使用FPGA實(shí)現(xiàn)低成本汽車(chē)多總線橋接

引言汽車(chē)中的電子系統(tǒng)持續(xù)快速增長(zhǎng)，因此對(duì)比一下汽車(chē)電子發(fā)展和消費(fèi)類(lèi)電子便攜式產(chǎn)品的發(fā)展將會(huì)大有啟發(fā)。如...
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深層解析FPGA

概覽高端設(shè)計(jì)工具很少有甚至是沒(méi)有硬件設(shè)計(jì)技術(shù)的工程師和科學(xué)家提供現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)。無(wú)論你使用圖形化設(shè)計(jì)程序，ANSI C語(yǔ)言還是VHDL語(yǔ)言，如此復(fù)雜的合成工藝會(huì)不禁讓人去想FPGA真實(shí)的運(yùn)作情況。在這個(gè)芯
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Altera為功能安全包縮短設(shè)計(jì)時(shí)間降低認(rèn)證風(fēng)險(xiǎn)

Altera公司 (Nasdaq: ALTR)日前宣布，為汽車(chē)、工業(yè)、醫(yī)療和國(guó)防應(yīng)用提供更新后的功能安全包。Altera的2012功能安全包支持更多的器件，并且增強(qiáng)了軟件支持，客戶采用Cyclone? IV FPGA開(kāi)發(fā)安全關(guān)鍵設(shè)計(jì)時(shí)，降低了認(rèn)證風(fēng)險(xiǎn)，并且符合最新的安全規(guī)范。更新后的功能安全包加速客戶的認(rèn)證過(guò)程，支持開(kāi)發(fā)人員大幅度縮短其開(kāi)發(fā)時(shí)間。
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萊迪思將參展中國(guó)安博會(huì)展出安防和監(jiān)控解決方案

萊迪思半導(dǎo)體公司(NASDAQ: LSCC)日前宣布將參展于12月3日至6日在中國(guó)北京舉辦的中國(guó)國(guó)際社會(huì)公共安全產(chǎn)品博覽會(huì)(China Security Expo)，屆時(shí)將展出幾款新的基于FPGA的攝像機(jī)設(shè)計(jì)。即將展出的這幾款攝像機(jī)解決方案是與萊迪思合作伙伴組織共同開(kāi)發(fā)。萊迪思的展臺(tái)位于展館E1的Y13-14。
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Altera宣布業(yè)界首款支持FPGA的OpenCL工具

Altera公司(Nasdaq: ALTR) 日前宣布，提供FPGA業(yè)界的第一款用于OpenCL? 的軟件開(kāi)發(fā)套件(SDK) (開(kāi)放計(jì)算語(yǔ)言) 的軟件開(kāi)發(fā)套件，它結(jié)合了FPGA強(qiáng)大的并行體系結(jié)構(gòu)以及OpenCL并行編程模型。利用這一SDK，熟悉C語(yǔ)言的系統(tǒng)開(kāi)發(fā)人員和編程人員能夠迅速方便的在高級(jí)語(yǔ)言環(huán)境中開(kāi)發(fā)高性能、高功效、基于FPGA的應(yīng)用。
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UHF RFID讀寫(xiě)器編解碼模塊的FPGA實(shí)現(xiàn)

本文首先對(duì)EPC C1G2協(xié)議中的相關(guān)內(nèi)容作了簡(jiǎn)要介紹，對(duì)編解碼系統(tǒng)的架構(gòu)以及各個(gè)組成模塊的FPGA實(shí)現(xiàn)作了重點(diǎn)說(shuō)明，最后給出了Modelsim軟件仿真結(jié)果，以及在讀寫(xiě)器工作時(shí)使用Signaltap邏輯分析儀抓取的數(shù)據(jù)。
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解決SoC FPGA設(shè)計(jì)難題

主要FPGA供應(yīng)商已經(jīng)開(kāi)始銷(xiāo)售集成了硬核處理器內(nèi)核的低成本FPGA器件，SoC類(lèi)FPGA器件最終會(huì)成為主流。為能夠充分發(fā)揮所有重要FPGA的靈活性，這些器件提供了FPGA設(shè)計(jì)人員和軟件工程師還不熟悉的新特性。設(shè)計(jì)人員需要考慮
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基于FPGA的一種高速圖形幀存設(shè)計(jì)

幀存是圖形處理器與顯示設(shè)備之間的數(shù)據(jù)通道，所有要顯示的圖形數(shù)據(jù)首先是存放在幀存之中，然后才送出去顯示的，因此幀存的設(shè)計(jì)是圖形顯示系統(tǒng)設(shè)計(jì)的一個(gè)關(guān)鍵。傳統(tǒng)上，可以用來(lái)設(shè)計(jì)幀存的存儲(chǔ)器件有多種，如DRAM、VR
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FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機(jī)勵(lì)磁控制系統(tǒng)

FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機(jī)勵(lì)磁控制系統(tǒng) 1系統(tǒng)簡(jiǎn)介3/3相雙繞組感應(yīng)發(fā)電機(jī)帶有兩個(gè)繞組：勵(lì)磁補(bǔ)償繞組和功率繞組，如圖1所示。勵(lì)磁補(bǔ)償繞組上接一個(gè)電力電子變換裝置，用來(lái)提供感應(yīng)發(fā)電機(jī)需要的無(wú)功功率，使功率繞
關(guān)鍵字： FPGA 雙繞組感應(yīng)發(fā)電機(jī) 勵(lì)磁控制

基于FPGA的幀同步提取方法的研究

在可靠的通信系統(tǒng)中，要保證接收端能正確解調(diào)出信息，必須要有一個(gè)同步系統(tǒng)，以實(shí)現(xiàn)發(fā)送端和接收端的同步，因此同步提取在通信系統(tǒng)中是至關(guān)重要的。一個(gè)簡(jiǎn)單的接收系統(tǒng)框圖如圖1所示。本文介紹一種基于現(xiàn)場(chǎng)可編程門(mén)
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免費(fèi)的 I/O：改進(jìn) FPGA 時(shí)鐘分配控制(圖)

　　同步數(shù)字系統(tǒng)中的時(shí)鐘信號(hào)(如遠(yuǎn)程通信中使用的)為系統(tǒng)中的數(shù)據(jù)傳送定義了時(shí)間基準(zhǔn)。一個(gè)時(shí)鐘分配網(wǎng)絡(luò)由多個(gè)時(shí)鐘信號(hào)組成，由一個(gè)點(diǎn)將所有信號(hào)分配給需要時(shí)鐘信號(hào)的所有組件。因?yàn)闀r(shí)鐘信號(hào)執(zhí)行關(guān)鍵的系統(tǒng)功能，很顯然應(yīng)給予更多的關(guān)注，不僅在時(shí)鐘的特性(即偏移和抖動(dòng))方面，還有那些組成時(shí)鐘分配網(wǎng)絡(luò)的組件。　　FPGA開(kāi)發(fā)團(tuán)隊(duì)不斷面臨過(guò)于繁瑣、復(fù)雜的時(shí)鐘網(wǎng)絡(luò)的挑戰(zhàn)。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設(shè)計(jì)更改的需要，迫使設(shè)計(jì)人員重新審視時(shí)鐘網(wǎng)絡(luò)。本文將探討FPGA時(shí)鐘分配控制方面的挑戰(zhàn)
關(guān)鍵字： FPGA 時(shí)鐘

基于FPGA的時(shí)鐘頻率同步設(shè)計(jì)與應(yīng)用

　　網(wǎng)絡(luò)化運(yùn)動(dòng)控制是未來(lái)運(yùn)動(dòng)控制的發(fā)展趨勢(shì)，隨著高速加工技術(shù)的發(fā)展，對(duì)網(wǎng)絡(luò)節(jié)點(diǎn)間的時(shí)間同步精度提出了更高的要求。如造紙機(jī)械，運(yùn)行速度為1 500～1 800m/min，同步運(yùn)行的電機(jī)之間1μs的時(shí)間同步誤差將造成30 μm的運(yùn)動(dòng)誤差。高速加工中心中加工速度為120 m/min時(shí)，伺服電機(jī)之間1μs的時(shí)間同步誤差，將造成2 μm的加工誤差，影響了加工精度的提高。　　分布式網(wǎng)絡(luò)中節(jié)點(diǎn)的時(shí)鐘通常是采用晶振+計(jì)數(shù)器的方式來(lái)實(shí)現(xiàn)，由于晶振本身的精度以及穩(wěn)定性問(wèn)題，造成了時(shí)間運(yùn)行的誤差。時(shí)
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現(xiàn)場(chǎng)可編程門(mén)陣列（fpga）介紹

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