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基于DSP Builder數(shù)字信號處理器的FPGA設計

  • 針對使用硬件描述語言進行設計存在的問題，提出一種基于FPGA并采用DSP BuildIer作為設計工具的數(shù)字信號處理器設計方法。并按照Matlab／Simulink／DSP Builder／QuartusⅡ設計流程，設計了一個12階FIR低通數(shù)字濾波器，通過Quaxtus時序仿真及嵌入式邏輯分析儀signalTapⅡ硬件測試對設計進行了驗證。結(jié)果表明，所設計的FIR濾波器功能正確，性能良好。
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采用MAX II器件實現(xiàn)FPGA設計安全解決方案

  • 　本文提供的解決方案可防止FPGA設計被拷貝，即使配置比特流被捕獲，也可以保證FPGA設計的安全性。通過在握手令牌由MAX II器件傳送給FPGA之前，禁止用戶設計功能來實現(xiàn)這種安全性。選用MAX II器件來產(chǎn)生握手令牌，這是因為該器件具有非易失性，關(guān)電時可保持配置數(shù)據(jù)。而且，對于這種應用，MAX II器件是最具成本效益的CPLD。本文還介紹了采用這種方案的一個參考設計。
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擴頻通信芯片STEL-2000A的FPGA實現(xiàn)

  • 針對傳統(tǒng)集成電路(ASIC)功能固定、升級困難等缺點，利用FPGA實現(xiàn)了擴頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進行低通濾波，給出了DQPSK解調(diào)的原理和實現(xiàn)方法，推導出一種簡便的引入π／4固定相移的實現(xiàn)方法。采用模塊化的設計方法使用VHDL語言編寫出源程序，在VIrtex-II Pro開發(fā)板上成功實現(xiàn)了整個系統(tǒng)。測試結(jié)果表明該系統(tǒng)正確實現(xiàn)了STEL-2000A的核心功能。
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基于FPGA的光纖光柵解調(diào)系統(tǒng)的研究

  • 波長信號的解調(diào)是實現(xiàn)光纖光柵傳感網(wǎng)絡的關(guān)鍵，基于現(xiàn)有的光纖光柵傳感器解調(diào)方法，提出一種基于FPGA的雙匹配光纖光柵解調(diào)方法，此系統(tǒng)是一種高速率、高精度、低成本的解調(diào)系統(tǒng)，并且通過引入雙匹配光柵有效地克服了雙值問題同時擴大了檢測范圍。分析了光纖光柵的測溫原理并給出了該方案軟硬件設計，綜合考慮系統(tǒng)的解調(diào)精度和FPGA的處理速度給出了基于拉格朗日的曲線擬合算法。
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Altera發(fā)布28nm器件系列產(chǎn)品

  • 　　為滿足用戶的多種設計需求，Altera公司 今天發(fā)布其28-nm器件系列產(chǎn)品，為業(yè)界提供最全面的器件選擇。Altera在Cyclone V和Arria V FPGA新系列、最新擴展的Stratix V FPGA以及此前發(fā)布的HardCopy V ASIC系列中為用戶提供突出不同產(chǎn)品優(yōu)勢的解決方案。 　　
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基于FPGA和PCI的高精度測速板卡的設計與實現(xiàn)

  • 摘要：經(jīng)典的碼盤數(shù)字測速方法有M法、T法、M／T法，但都有一定的不足。為了克服原有方法的不足，設計并實現(xiàn)了一種在較大速度范圍都有良好精度和良好快速性的測速方法。電路采用FPGA實現(xiàn)，測速得到的數(shù)據(jù)通過PCI總線從
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基于FPGA的超聲診斷儀動態(tài)濾波器的設計

  • 采用FPGA的模擬動態(tài)濾波器，在結(jié)構(gòu)上簡易，性能上穩(wěn)定，測試和設計都十分的方便。FPGA的使用，能根據(jù)具體要求很方便的改變控制信號，同時實現(xiàn)超聲診斷儀中多個模塊并行工作，也為以后的更多模擬部分數(shù)字化提供了基礎(chǔ)。
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基于FPGA的CCD相機時序發(fā)生器的設計

  • 本文分析了IL-E2型TDI-CCD 芯片的工作過程和對驅(qū)動信號的要求，在此基礎(chǔ)上設計出合理的時序電路， 為了滿足在實際工作中像移速度異速匹配的要求，在時序電路的設計中時序發(fā)生部分是可調(diào)的。這種設計方案簡單、可靠、實用。
  • 關(guān)鍵字： FPGA  CCD  相機  時序    

基于FPGA+ DSP的實時圖像處理系統(tǒng)設計與實現(xiàn)

  • 基于FPGA+ DSP的實時圖像處理系統(tǒng)設計與實現(xiàn),摘 要: 針對圖像處理系統(tǒng)計算量大、實時性高和體積小的要求， 研制了一種以DSP為主處理器FPGA 為輔處理器的高性能實時圖像處理系統(tǒng)。利用這兩種芯片的各自特點， 將算法分成兩部分分別交由FPGA 和DSP處理， 大大提高
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基于FPGA的8085A CPU結(jié)構(gòu)分析與實現(xiàn)

  • 1 引 言

    微型計算機原理幾乎是所有理工科類大學生的必修課目之一， 其重要性不言而喻。然而大多數(shù)教學側(cè)重于應用方面， 對計算機的結(jié)構(gòu)及工作原理涉之不深， 因為無法做一個CPU 來演示。這樣學生不能真正了解
  • 關(guān)鍵字： 8085A  FPGA  CPU  結(jié)構(gòu)分析    

基于邏輯分析內(nèi)核的FPGA電路內(nèi)調(diào)試技術(shù)

  • 隨著FPGA融入越來越多的能力，對有效調(diào)試工具的需求將變得至關(guān)重要。對內(nèi)部可視能力的事前周密計劃將能使研制組采用正確的調(diào)試戰(zhàn)略，以更快完成他們的設計任務。

    “我知道我的設計中存在一個問題，但我沒有很
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Cadence為復雜的FPGA/ASIC設計提高驗證效率

  • 　　全球電子設計創(chuàng)新領(lǐng)先企業(yè)Cadence設計系統(tǒng)公司,今天宣布在幫助ASIC與FPGA設計者們提高驗證效率方面取得最新重大進展。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標準的全面支持，600多種新功能擴展了指標驅(qū)動型驗證(MDV)的范圍，幫助工程師實現(xiàn)更快、更全面的驗證閉合與硅實現(xiàn)。 　　
  • 關(guān)鍵字： Cadence  FPGA  

高階累積量調(diào)制識別改進算法的FPGA實現(xiàn)

  • 摘要：基于高階累積量的數(shù)字調(diào)制信號識別算法在低信噪比環(huán)境下識別率較低。針對這一問題，提出了高階累積量的改進算法，通過調(diào)整特征參數(shù)的判別順序先識別出MASK信號的方式，取得了較好的效果。討論了該算法的FPGA設
  • 關(guān)鍵字： FPGA  高階累積量  調(diào)制識別  改進算法    

20個FPGA成功案例

  • 自 1985 年 Xilinx 向市場推出全球首款現(xiàn)場可編程門陣列 (FPGA) 以來，成千上萬的設計工程師充分利用其卓越的靈活性、可重復編程性、功能性和出眾的高性能及高容量構(gòu)建了各種令人稱贊的創(chuàng)新型產(chǎn)品，使我們的日常生活
  • 關(guān)鍵字： FPGA  案例    

利用LabVIEW和CompactRIO開發(fā)慣性檢管器

  • 挑戰(zhàn):尋找石油或者天然氣管道的參考位置，并確?？臻g誤差小于1米解決方案:通過使用LabVIE...
  • 關(guān)鍵字： FPGA  LabVIEW  CompactRIO  慣性檢管器  
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