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Cadence推出Joules RTL Design Studio，將RTL生產(chǎn)力和結(jié)果質(zhì)量提升到新的高度

  • ·? ?將 RTL 收斂速度加快 5 倍，結(jié)果質(zhì)量改善 25%·? ?RTL 設(shè)計(jì)師可快速準(zhǔn)確地了解物理實(shí)現(xiàn)指標(biāo)，根據(jù)提供的指引有效提升 RTL 性能·? ?與 Cadence Cerebrus 和 Cadence JedAI Platform 集成，實(shí)現(xiàn) AI 驅(qū)動的 RTL 優(yōu)化中國上海，2023 年 7 月 17 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence? Joules? RTL
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Cadence并購英國半導(dǎo)體設(shè)計(jì)公司Pulsic

  • 據(jù)外媒EENews消息，美國Cadence公司并購了總部位于英國布里斯托爾（Bristol）的Pulsic半導(dǎo)體設(shè)計(jì)公司。報(bào)道稱，一位發(fā)言人證實(shí)交易已經(jīng)完成，并表示將在未來幾周內(nèi)提供更多細(xì)節(jié)。據(jù)悉，Pulsic于2000年由來自Zuken的工程師組成，他們在布里斯托爾也有一個工具設(shè)計(jì)中心。資料顯示，Cadence成立于1988年，由ECAD Systems和SDA Systems兩個公司合并而成，目前已成為全球EDA龍頭企業(yè)之一。Pulsic亦是一家擁有20多年歷史的EDA軟件公司，已為全球存儲、FP
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Cadence發(fā)布面向TSMC 3nm工藝的112G-ELR SerDes IP展示

  • 3nm 時代來臨了！Cadence 在 2023 年 TSMC 北美技術(shù)研討會期間發(fā)布了面向臺積電 3nm 工藝（N3E）的 112G 超長距離（112G-ELR）SerDes IP 展示，這是 Cadence 112G-ELR SerDes IP 系列產(chǎn)品的新成員。在后摩爾時代的趨勢下，F(xiàn)inFET 晶體管的體積在 TSMC 3nm 工藝下進(jìn)一步縮小，進(jìn)一步采用系統(tǒng)級封裝設(shè)計(jì)（SiP）。通過結(jié)合工藝技術(shù)的優(yōu)勢與 Cadence 業(yè)界領(lǐng)先的數(shù)字信號處理（DSP）SerDes 架構(gòu)，全新的 112G-ELR
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Cadence 推出開拓性的 Virtuoso Studio

  • ·       這是一個業(yè)界用于打造差異化定制芯片的領(lǐng)先平臺，可借助生成式 AI 技術(shù)顯著提升設(shè)計(jì)生產(chǎn)力；·       Virtuoso Studio 與 Cadence 最前沿的技術(shù)和最新的底層架構(gòu)集成，助力設(shè)計(jì)工程師在半導(dǎo)體和 3D-IC 設(shè)計(jì)方面取得新突破；·       依托 30 年來在全線工藝技術(shù)方面取得的行業(yè)領(lǐng)先
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Cadence 加強(qiáng)其 Tensilica Vision 和 AI 軟件合作伙伴生態(tài)

  • 新加入的生態(tài)系統(tǒng)成員包括 Kudan 和 Visionary.ai，有助于快速部署高性能、高能效的基于 SLAM 和 AI ISP 的解決方案 中國上海，2023 年 4 月 12 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布?xì)g迎 Kudan 和 Visionary.ai 加入 Tensilica 軟件合作伙伴生態(tài)系統(tǒng)，他們將為 Cadence? Tensilica? Vision DSP 和 AI 平臺帶來業(yè)界領(lǐng)先的同步與地圖構(gòu)建 （SLAM）和 AI 圖像
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Cadence 推出 Allegro X AI，旨在加速 PCB 設(shè)計(jì)流程，可將周轉(zhuǎn)時間縮短 10 倍以上

  • 中國上海，2023 年 4 月 7 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布推出 Cadence? Allegro? X AI technology，這是 Cadence 新一代系統(tǒng)設(shè)計(jì)技術(shù)，在性能和自動化方面實(shí)現(xiàn)了革命性的提升。這款 AI 新產(chǎn)品依托于 Allegro X Design Platform 平臺，可顯著節(jié)省 PCB 設(shè)計(jì)時間，與手動設(shè)計(jì)電路板相比，在不犧牲甚至有可能提高質(zhì)量的前提下，將布局布線（P&R）任務(wù)用時從數(shù)天縮短至幾分鐘。?
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電路老化不均勻成為 IC 設(shè)計(jì)師面對的大問題

  • 半導(dǎo)體行業(yè)在了解 IC 老化如何影響可靠性方面正在取得進(jìn)展，但仍有問題待解決。
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Cadence榮獲六項(xiàng)2022 TSMC OIP年度合作伙伴大獎

  • 內(nèi)容提要：·?????? Cadence 憑借關(guān)鍵的 EDA、云和 IP 創(chuàng)新榮獲 TSMC 大獎；·?????? Cadence 是 TSMC 3DFabric 聯(lián)盟的創(chuàng)始成員之一。?中國上海，2022年12月14日——楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布，其 EDA、IP 和云計(jì)算解決方案獲得了 TSMC 頒發(fā)的六項(xiàng) Open Innova
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聯(lián)電與Cadence共同開發(fā)認(rèn)證的毫米波參考流程達(dá)成一次完成硅晶設(shè)計(jì)

  • 聯(lián)華電子與全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)廠商益華計(jì)算機(jī)(Cadence Design Systems, Inc.)于今(30)日宣布雙方合作經(jīng)認(rèn)證的毫米波參考流程，成功協(xié)助亞洲射頻IP設(shè)計(jì)的領(lǐng)導(dǎo)廠商聚睿電子(Gear Radio Electronics)，在聯(lián)電28HPC+ 制程技術(shù)以及Cadence? 射頻(RF)解決方案的架構(gòu)下，達(dá)成低噪音放大器 (LNA) IC一次完成硅晶設(shè)計(jì)(first-pass silicon success) 的非凡成果。 經(jīng)驗(yàn)證的聯(lián)電28HPC+解決方案非常適合生產(chǎn)應(yīng)用于高
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Cadence Certus新品亮相!助力全芯片并行優(yōu)化和簽核速度提高10倍

  • 內(nèi)容提要：●? ?為客戶提供業(yè)內(nèi)首個具有大規(guī)模并行和分布式架構(gòu)的完全自動化環(huán)境；●? ?支持無限容量的設(shè)計(jì)優(yōu)化和簽核，周轉(zhuǎn)時間縮短至一夜，同時大幅降低設(shè)計(jì)功耗；●? ?支持云的解決方案，推動新興設(shè)計(jì)領(lǐng)域的發(fā)展，包括超大規(guī)模計(jì)算、5G 通信、移動、汽車和網(wǎng)絡(luò)?？请娮樱绹?Cadence 公司）近日宣布推出新的 Cadence??Certus??Closure Solution，以應(yīng)對不斷增長的芯片級設(shè)計(jì)尺寸和復(fù)雜性挑戰(zhàn)。Ca
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Cadence發(fā)布Verisium AI-Driven Verification Platform引領(lǐng)驗(yàn)證效率革命

  • 楷登電子（美國 Cadence 公司）近日宣布，推出 Cadence? Verisium? Artificial Intelligence (AI)-Driven Verification Platform，整套應(yīng)用通過大數(shù)據(jù)和 JedAI Platform 來優(yōu)化驗(yàn)證負(fù)荷、提高覆蓋率并加速 bug 溯源。Verisium 平臺基于新的 Cadence Joint Enterprise Data AI (JedAI) Platform，并與 Cadence 驗(yàn)證引擎原生集成。隨著 SoC 復(fù)雜性不斷提高，
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聯(lián)電與Cadence攜手22納米模擬與混合信號設(shè)計(jì)認(rèn)證

  • 聯(lián)華電子與Cadence于今(8月24)日共同宣布，Cadence的模擬與混合信號(Analog/Mixed Signal, AMS)芯片設(shè)計(jì)流程獲得聯(lián)華電子22納米超低功耗 (22ULP)與22納米超低漏電(22ULL)制程認(rèn)證，此流程可優(yōu)化制程效率、縮短設(shè)計(jì)時間，加速5G、物聯(lián)網(wǎng)和顯示等應(yīng)用設(shè)計(jì)開發(fā)，滿足日漸增高的市場需求。 聯(lián)電的22納米制程具有超低功耗和超低漏電的技術(shù)優(yōu)勢，可滿足在科技創(chuàng)新發(fā)展下，使用時間長、體積小、運(yùn)算強(qiáng)的應(yīng)用需求。經(jīng)聯(lián)電認(rèn)證的Cadence AMS設(shè)計(jì)流程，提供了整合
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Cadence 通過面向 TSMC 先進(jìn)工藝的 PCIe 5.0 PHY 和控制器 IP 規(guī)范合規(guī)性認(rèn)證

  • 楷登電子（美國 Cadence 公司）今日宣布，其面向 TSMC N7、N6 和 N5 工藝技術(shù) PCI Express?（PCIe?）5.0 規(guī)范的 PHY 和控制器 IP 在 4 月舉行的業(yè)界首次 PCIe 5.0 規(guī)范合規(guī)認(rèn)證活動中通過了 PCI-SIG? 的認(rèn)證測試。Cadence? 解決方案經(jīng)過充分測試，符合 PCIe 5.0 技術(shù)的 32GT/s 全速要求。該合規(guī)計(jì)劃為設(shè)計(jì)者提供測試程序，用以評估系統(tǒng)級芯片（SoC）設(shè)計(jì)的 PCIe 5.0 接口是否會按預(yù)期運(yùn)行。 面向 PCIe 5
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聯(lián)發(fā)科與瑞薩采用Cadence Cerebrus AI方案 優(yōu)化芯片PPA

  • Cadence Design Systems, Inc.宣布，Cadence Cerebrus?智能芯片設(shè)計(jì)工具(Intelligent Chip Explorer) 獲得客戶采用于其全新量產(chǎn)計(jì)劃。此基于 Cadence Cerebrus 采用人工智能 (AI) 技術(shù)帶來自動化和擴(kuò)展數(shù)字芯片設(shè)計(jì)能力，能為客戶優(yōu)化功耗、效能和面積 (PPA)，以及提高工程生產(chǎn)力。Cadence Cerebrus 運(yùn)用革命性的AI技術(shù)，擁有獨(dú)特的強(qiáng)化學(xué)習(xí)引擎，可自動優(yōu)化軟件工具和芯片設(shè)計(jì)選項(xiàng)，提供更好的 PPA進(jìn)而大幅減少工
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適用于電池供電設(shè)備的熱感知高功率高壓板

  • 電池供電馬達(dá)控制方案為設(shè)計(jì)人員帶來多項(xiàng)挑戰(zhàn)，例如，優(yōu)化印刷電路板熱效能至今仍十分棘手且耗時；但現(xiàn)在，應(yīng)用設(shè)計(jì)人員可利用現(xiàn)代化電熱仿真器輕松縮短上市時間。如今，電池供電馬達(dá)驅(qū)動解決方案通?？捎脴O低的工作電壓提供數(shù)百瓦的功率。在此類應(yīng)用中，為確保整個系統(tǒng)的效能和可靠性，必須正確管理馬達(dá)驅(qū)動設(shè)備的電流。事實(shí)上，馬達(dá)電流可能會超過數(shù)十安培，導(dǎo)致變流器內(nèi)部耗散功率提升。為變流器組件施加較高的功率將會導(dǎo)致運(yùn)作溫度升高，效能下降，如果超過最額定功率，甚至?xí)蝗煌Ｖ惯\(yùn)作。優(yōu)化熱效能同時縮小大小，是變流器設(shè)計(jì)過程中的重要一
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