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大幅縮減設(shè)計(jì)進(jìn)程 Cadence新設(shè)備為硬件仿真驗(yàn)證提速

  • 當(dāng)前隨著國內(nèi)IC設(shè)計(jì)產(chǎn)業(yè)越來越受關(guān)注，短時(shí)間內(nèi)涌現(xiàn)出海量的IC設(shè)計(jì)初創(chuàng)企業(yè)，對(duì)這些初創(chuàng)或者正在快速成長(zhǎng)的IC設(shè)計(jì)企業(yè)來說，如何盡可能縮短設(shè)計(jì)進(jìn)程，加速設(shè)計(jì)上市時(shí)間是一個(gè)不可回避的關(guān)鍵點(diǎn)。作為當(dāng)下幾乎已經(jīng)占據(jù)IC設(shè)計(jì)近60%工作量的仿真與驗(yàn)證環(huán)節(jié)，如果能夠借助先進(jìn)的工具大幅縮短這個(gè)過程所需的時(shí)間，那么將為諸多IC設(shè)計(jì)企業(yè)的產(chǎn)品成功增添重要的砝碼。 為了更好地提升IC設(shè)計(jì)客戶的仿真與驗(yàn)證效率，三大EDA公司不斷更新各自的仿真驗(yàn)證工具，希望盡可能將該環(huán)節(jié)的時(shí)間大幅壓縮，其中Cadence選擇推出下一代
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Cadence推出新一代電路仿真器FastSPICE 效能高達(dá)3倍

  • Cadence 宣布全新的Cadence Spectre FX 仿真器(Simulator)，此新一代的FastSPICE電路仿真器能夠有效驗(yàn)證內(nèi)存和大規(guī)模系統(tǒng)單芯片(SoC)設(shè)計(jì)。Spectre FX 仿真器中具創(chuàng)新和可擴(kuò)展性的FastSPICE架構(gòu)，可為客戶提供高達(dá)3倍的效能。當(dāng)今復(fù)雜的內(nèi)存和SoC設(shè)計(jì)需要高精度和快速模擬效能，以確保按預(yù)期運(yùn)作并滿足芯片規(guī)格。 此外，在芯片驗(yàn)證過程中，布局后寄生效應(yīng)變得越來越重要，尤其是對(duì)于先進(jìn)制程設(shè)計(jì)而言，要考慮布局對(duì)芯片功能的影響。 FastSPICE求解器可在S
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靜電槍電路模型的建立及驗(yàn)證

  • ESD一直是電氣和電子元件產(chǎn)品的主要關(guān)注點(diǎn)和突出威脅。在系統(tǒng)級(jí)ESD測(cè)試過程中，通常用靜電槍來模擬ESD放電場(chǎng)景，放電電流波形必須符合IEC 61000-4-2標(biāo)準(zhǔn)。但標(biāo)準(zhǔn)給的誤差范圍較大，較大的誤差會(huì)影響仿真結(jié)果的準(zhǔn)確性。本文在Cadence下建立了靜電槍電路模型，包括接觸放電模型和HBM模型，具有較高的精確性。模型產(chǎn)生的電流波形與實(shí)際測(cè)試電流波形吻合性較好，驗(yàn)證了模型的準(zhǔn)確性。該電路模型為靜電放電仿真提供了一個(gè)新的激勵(lì)源。
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云端部署引領(lǐng)IC設(shè)計(jì)邁向全自動(dòng)化

  • 隨著科技應(yīng)用走向智能化、客制化，系統(tǒng)復(fù)雜度明顯增長(zhǎng)，IC設(shè)計(jì)業(yè)者要搶占車用、通訊或物聯(lián)網(wǎng)等熱門市場(chǎng)，以強(qiáng)大運(yùn)算力實(shí)現(xiàn)快速驗(yàn)證與設(shè)計(jì)已不足夠，部署彈性和整合資源將成為開發(fā)的關(guān)鍵考慮，云端部署會(huì)是重要的一步棋。通訊、車用和物聯(lián)網(wǎng)是未來IC應(yīng)用的主要場(chǎng)域，尤其隨著持續(xù)開發(fā)人工智能應(yīng)用，以及擴(kuò)大部署5G、Wi-Fi 6等新一代網(wǎng)絡(luò)技術(shù)，這些頗具潛力的應(yīng)用展現(xiàn)了強(qiáng)勁成長(zhǎng)。根據(jù)市調(diào)機(jī)構(gòu)IC Insights上（6）月公布的研究顯示，消費(fèi)性及通訊IC類仍居IC市場(chǎng)最高市占率，至2024年預(yù)計(jì)將達(dá)35.5%，在近20年來
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先進(jìn)制程推升算力需求 云端EDA帶來靈活彈性

  • 而隨著芯片制程不斷縮小，單一芯片內(nèi)的晶體管與電路數(shù)量也持續(xù)倍增，芯片的生產(chǎn)流程也進(jìn)入了新的時(shí)代，云端IC設(shè)計(jì)就是其中之一趨勢(shì)
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Cadence臺(tái)積電微軟以云計(jì)算縮減IC設(shè)計(jì)驗(yàn)證時(shí)間

  • Cadence Design Systems, Inc.宣布與臺(tái)積電及微軟三方合作之成果。該合作的重點(diǎn)是利用云端基礎(chǔ)架構(gòu)來縮短半導(dǎo)體設(shè)計(jì)簽核時(shí)程。透過此合作，客戶將可藉由微軟 Azure上的Cadence CloudBurst平臺(tái)，采用臺(tái)積電技術(shù)的Cadence Tempus時(shí)序簽核解決方案及Quantus提取解決方案，獲得加速完成時(shí)序簽核的途徑。臺(tái)積電設(shè)計(jì)建構(gòu)管理處資深處長(zhǎng)Suk Lee表示：「半導(dǎo)體研發(fā)人員正以先進(jìn)的制程技術(shù)來實(shí)現(xiàn)與滿足超過其功率及效能上的要求。但在日益復(fù)雜的先進(jìn)制程簽核要求下，使得實(shí)
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Cadence與聯(lián)電合作開發(fā)28納米HPC+工藝中模擬/混合信號(hào)流程的認(rèn)證

  • 聯(lián)華電子今（6日）宣布Cadence?模擬/混合信號(hào)（AMS）芯片設(shè)計(jì)流程已獲得聯(lián)華電子28納米HPC+工藝的認(rèn)證。 透過此認(rèn)證，Cadence和聯(lián)電的共同客戶可以于28納米HPC+工藝上利用全新的AMS解決方案，去設(shè)計(jì)汽車、工業(yè)物聯(lián)網(wǎng)（IoT）和人工智能（AI）芯片。 此完整的AMS流程是基于聯(lián)電晶圓設(shè)計(jì)套件（FDK）所設(shè)計(jì)的，其中包括具有高度自動(dòng)化電路設(shè)計(jì)、布局、簽核及驗(yàn)證流程的一個(gè)實(shí)際示范電路，讓客戶可在28納米的HPC+工藝上實(shí)現(xiàn)更無縫的芯片設(shè)計(jì)。Cadence AMS流程結(jié)合了經(jīng)客制化確認(rèn)的類比
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Cadence推出Clarity 3D場(chǎng)求解器，為系統(tǒng)級(jí)分析和設(shè)計(jì)提供前所未有的性能及容量

  • 內(nèi)容提要： ? Clarity 3D Solver場(chǎng)求解器是Cadence系統(tǒng)分析戰(zhàn)略的首款產(chǎn)品，電磁仿真性能比傳統(tǒng)產(chǎn)品提高10倍，并擁有近乎無限的處理能力，同時(shí)確保仿真精度達(dá)到黃金標(biāo)準(zhǔn) ? 全新的突破性的架構(gòu)針對(duì)云計(jì)算和分布式計(jì)算的服務(wù)器進(jìn)行優(yōu)化，使得仿真任務(wù)支持調(diào)用數(shù)以百計(jì)的CPU進(jìn)行求解 ? 真正的3D建模技術(shù)，避免傳統(tǒng)上為了提高仿真效率而人為對(duì)結(jié)構(gòu)進(jìn)行剪切帶來的仿真精度降低的風(fēng)險(xiǎn) ? 輕松讀取所有標(biāo)準(zhǔn)芯片和IC封裝平臺(tái)的設(shè)計(jì)數(shù)據(jù)，并與Cadence設(shè)計(jì)平臺(tái)實(shí)現(xiàn)專屬集成
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Arm、Cadence、Xilinx聯(lián)合推出基于TSMC 7納米工藝的首款A(yù)rm Neoverse系統(tǒng)開發(fā)平臺(tái)，面向下一代云到邊緣基礎(chǔ)設(shè)施

  • 　　中國上海，2019年3月13日—Arm、Cadence Design Systems, Inc. (NASDAQ: CDNS) 和Xilinx, Inc. (NASDAQ: XLNX)今日宣布，聯(lián)合推出基于全新Armò Neoverse? N1的系統(tǒng)開發(fā)平臺(tái)，該平臺(tái)將面向下一代云到邊緣基礎(chǔ)設(shè)施，并已在TSMC(TWSE: 2330, NYSE: TSM) 7納米FinFET工藝上得到全面硅驗(yàn)證。Neoverse N1 系統(tǒng)開發(fā)平臺(tái)(SDP)同時(shí)也是業(yè)內(nèi)第一個(gè)7納米基礎(chǔ)設(shè)施開發(fā)平臺(tái)，可利
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Cadence宣布流片GDDR6芯片：基于三星7LPP，不僅用于顯卡

  • 　　根據(jù)外媒報(bào)道，Cadence宣布已成功在三星的7LPP制造工藝中流片其GDDR6 IP芯片?！　　　adence的GDDR6 IP解決方案包括該公司的Denali內(nèi)存控制器，物理接口和驗(yàn)證IP。控制器和PHY的額定值可處理每個(gè)引腳高達(dá)16 Gbps的數(shù)據(jù)傳輸速率，并具有低誤碼率(BER)功能，可降低內(nèi)存總線上的重試次數(shù)，從而縮短延遲，從而確保更大的內(nèi)存帶寬。IP封裝以Cadence的參考設(shè)計(jì)提供，允許SoC開發(fā)人員快速復(fù)制IP設(shè)計(jì)人員用于其測(cè)試芯片的實(shí)現(xiàn)?！　鹘y(tǒng)上，GDDR內(nèi)存主要用于顯卡，但
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MIPI促使移動(dòng)應(yīng)用設(shè)計(jì)、驗(yàn)證與測(cè)試更高效

  • 移動(dòng)多媒體領(lǐng)域的開發(fā)人員正努力應(yīng)對(duì)行業(yè)飛速發(fā)展所帶來的巨大機(jī)遇與挑戰(zhàn)。日前，由MIPI聯(lián)盟重要成員Cadence和泰克(Tektronix)聯(lián)合舉辦的MIPI(Mobile
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4周小白成為大神，速成Cadence Allegro 讓你走向職場(chǎng)巔峰！

  • 　　一、PCB工程師目前現(xiàn)狀　　近年來，隨著工業(yè)4.0戰(zhàn)略的實(shí)施，智能硬件的加速崛起，PCB工程師更是成為了未來最有前途的職業(yè)之一。特別是電子工業(yè)的不斷壯大，使得產(chǎn)品研發(fā)周期不斷縮短、信號(hào)速率不斷提高、單板密度越來越大、門電路工作電壓越來越低、SI-PI-EMI問題趨于復(fù)雜，這樣就要求PCB設(shè)計(jì)工程師必須提高專業(yè)素養(yǎng)，也使得PCB設(shè)計(jì)的工作日益成為電子設(shè)計(jì)中獨(dú)立而又不可缺失的一環(huán)?！　《?、作為一名Allegro工程師　　面對(duì)電子設(shè)備這些高性能、高速、高密、輕薄的趨勢(shì)，高速信號(hào)的PCB設(shè)計(jì)，越來越成為電子硬
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EDA的低功耗游戲

  • 隨著芯片設(shè)計(jì)轉(zhuǎn)移到90nm和65nm，芯片制造商面臨著新的挑戰(zhàn)包括溫度、穩(wěn)定性及電源可靠性或電源效率的差異性等方面的挑戰(zhàn)。業(yè)界試圖通過幾種途徑努力來
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Cadence Sigrity 2018最新版集成3D設(shè)計(jì)與分析，大幅縮短PCB設(shè)計(jì)周期

  • 　　楷登電子(美國Cadence公司，NASDAQ: CDNS)今日宣布發(fā)布Cadence? Sigrity? 2018版本，該版本包含最新的3D解決方案，幫助PCB設(shè)計(jì)團(tuán)隊(duì)縮短設(shè)計(jì)周期的同時(shí)實(shí)現(xiàn)設(shè)計(jì)成本和性能的最優(yōu)化。 獨(dú)有的3D設(shè)計(jì)及分析環(huán)境，完美集成了Sigrity工具與Cadence Allegro?技術(shù)，較之于當(dāng)前市場(chǎng)上依賴于第三方建模工具的產(chǎn)品，Sigrity? 2018版本可提供效率更高、出錯(cuò)率更低的解決方案，大幅度縮短設(shè)計(jì)周期的同時(shí)、降低設(shè)計(jì)失誤風(fēng)險(xiǎn)。 此外，全新的3D Workbench
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Cadence Innovus助力Realtek成功開發(fā)DTV SoC解決方案

  • 　　楷登電子(美國Cadence公司)今日宣布，瑞昱半導(dǎo)體股份有限公司(Realtek Semiconductor Corp.)將 Cadence? Innovus? 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)用于其最新 28nm 數(shù)字電視(DTV)系統(tǒng)級(jí)芯片的研發(fā)并成功流片，同時(shí)成功縮小了芯片面積并降低了功耗。除了改善結(jié)果質(zhì)量(QoR)之外，Innovus 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)容量更高，可支持實(shí)現(xiàn)更大的頂層模塊，降低 SoC 頂層設(shè)計(jì)的分割區(qū)
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