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FPGA基于CORDIC算法的求平方實(shí)現(xiàn)

  • FPGA基于CORDIC算法的求平方實(shí)現(xiàn)-CORDIC是在沒有專用乘法器（最小化門數(shù)量）情況下，一組完成特定功能的算法，包括平方、超越、Log、sin/cos/artan。原理為連續(xù)的旋轉(zhuǎn)一個(gè)較小的角度，以一定精度逼近想要的角度。
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時(shí)序分析中的一些基本概念

  • 時(shí)序分析中的一些基本概念-時(shí)序分析時(shí)FPGA設(shè)計(jì)中永恒的話題，也是FPGA開發(fā)人員設(shè)計(jì)進(jìn)階的必由之路。慢慢來，先介紹時(shí)序分析中的一些基本概念。
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使用VIVADO對7系列FPGA的高效設(shè)計(jì)心得

  • 使用VIVADO對7系列FPGA的高效設(shè)計(jì)心得-隨著xilinx公司進(jìn)入20nm工藝，以堆疊的方式在可編程領(lǐng)域一路高歌猛進(jìn)，與其配套的EDA工具——新一代高端FPGA設(shè)計(jì)軟件VIVADO也備受關(guān)注和飽受爭議。
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Board從入門到精通系列（六）

  • Board從入門到精通系列（六）-由于更新了開發(fā)工具，所以本篇博客有必要重復(fù)前面的內(nèi)容，今天首先演示如何利用Vivado開發(fā)純邏輯工程，即只在PL上進(jìn)行開發(fā)。
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ZYNQ器件的啟動(dòng)配置方法

  • ZYNQ器件的啟動(dòng)配置方法-無任是用CPU作為系統(tǒng)的主要器件，還是用FPGA作為系統(tǒng)的主要器件，系統(tǒng)設(shè)計(jì)中首先要考慮到的問題就是處理器的啟動(dòng)加載問題。
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Board從入門到精通（五）：軟硬件協(xié)同設(shè)計(jì)

  • Board從入門到精通（五）：軟硬件協(xié)同設(shè)計(jì)-Zynq最大的優(yōu)勢在于，同時(shí)具備軟件、硬件、IO可編程，即All Programmable。在設(shè)計(jì)Zynq過程中，同樣要建立一種意識，就是從原來單純的軟件思維（或單純的硬件思維）中解脫，轉(zhuǎn)向軟硬件協(xié)同設(shè)計(jì)的開發(fā)方法。
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FPGA開發(fā)基本流程

  • FPGA開發(fā)基本流程-FPGA是可編程芯片，因此FPGA的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。硬件包括FPGA芯片電路、 存儲器、輸入輸出接口電路以及其他設(shè)備，軟件即是相應(yīng)的HDL程序以及最新才流行的嵌入式C程序。
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從可編程器件發(fā)展看FPGA未來趨勢

  • 從可編程器件發(fā)展看FPGA未來趨勢-可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為4個(gè)階段，即從20世紀(jì)70年代初到70年代中為第1段，20世紀(jì)70年代中到80年代中為第2階段，20世紀(jì)80年代到90年代末為第3階段，20世紀(jì)90年代末到目前為第4階段。
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底層內(nèi)嵌功能單元與軟核、硬核以及固核

  • 底層內(nèi)嵌功能單元與軟核、硬核以及固核-內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)。現(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA 成為了系統(tǒng)級的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC 平臺過渡。
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數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM

  • 數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM-業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時(shí)鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進(jìn)的FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過濾功能。
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FPGA主要功能模塊介紹(1)

  • FPGA主要功能模塊介紹(1)-可編程輸入/ 輸出單元簡稱I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/ 輸出信號的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖2-4 所示。FPGA 內(nèi)的I/O 按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。
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Verilog HDL簡明教程(part1)

  • Verilog HDL簡明教程(part1)-Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。
  • 關(guān)鍵字： VerilogHDL  FPGA  

FPGA基本知識與發(fā)展趨勢（part2）

  • FPGA基本知識與發(fā)展趨勢（part2）-由于基于LUT 的FPGA 具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。
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FPGA實(shí)戰(zhàn)開發(fā)技巧（10）

  • FPGA實(shí)戰(zhàn)開發(fā)技巧（10）-串行Flash的特點(diǎn)是占用管腳比較少，作為系統(tǒng)的數(shù)據(jù)存貯非常合適，一般都是采用串行外設(shè)接口(SPI 總線接口)。Flash 存貯器與EEPROM根本不同的特征就是EEPROM可以按字節(jié)進(jìn)行數(shù)據(jù)的改寫，而Flash只能先擦除一個(gè)區(qū)間，然后改寫其內(nèi)容。
  • 關(guān)鍵字： FPGA  賽靈思  EEPROM  

FPGA實(shí)戰(zhàn)開發(fā)技巧（9）

  • FPGA實(shí)戰(zhàn)開發(fā)技巧（9）-FPGA配置方式靈活多樣，根據(jù)芯片是否能夠自己主動(dòng)加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存儲器中的配置比特流，配置所需的時(shí)鐘信號( 稱為CCLK) 由FPGA內(nèi)部產(chǎn)生，且FPGA控制整個(gè)配置過程
  • 關(guān)鍵字： FPGA  賽靈思  JTAG  
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