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基于FPGA的數(shù)據(jù)并轉(zhuǎn)串SPI發(fā)送模塊的設(shè)計

SPI 接口應(yīng)用十分廣泛，在很多情況下，人們會用軟件模擬的方法來產(chǎn)生SPI 時序或是采用帶SPI 功能模塊的MCU。但隨著可編程邏輯技術(shù)的發(fā)展，人們往往需要自己設(shè)計簡單的SPI 發(fā)送模塊。本文介紹一種基于FPGA 的將并行數(shù)據(jù)以SPI 串行方式自動發(fā)送出去的方法。
關(guān)鍵字： SPI VHDL FPGA

基于ARM的SoC FPGA嵌入式系統(tǒng)的設(shè)計實現(xiàn)

本白皮書討論用于實現(xiàn)基于ARM 的嵌入式系統(tǒng)的Altera 可編程芯片系統(tǒng)(SoC)方法。對于面臨產(chǎn)品及時面市、成本、性能、設(shè)計重用和產(chǎn)品長壽命等苛刻要求的嵌入式系統(tǒng)開發(fā)人員而言，單芯片方案是非常有價值的方法。
關(guān)鍵字：硬核處理器嵌入式系統(tǒng) FPGA

基于FFT方法的音頻信號分析儀在FPGA上的實現(xiàn)

傳統(tǒng)的完全由單片機控制的音頻信號分析儀由于實時性差、穩(wěn)定性不好等缺點而無法得到廣泛應(yīng)用。本文設(shè)計的基于FFT方法的音頻信號分析儀，通過快速傅里葉變換（FFT）把被測的音頻信號由時域信號轉(zhuǎn)換為頻域信號，將其分解成分立的頻率分量，利用FPGA（EP2C8Q208C8N）實現(xiàn)FFT算法，由凌陽單片機SPCE061A控制分析結(jié)果的顯示等人機交互接口功能。
關(guān)鍵字： FFT算法音頻信號分析儀 FPGA

FPGA大型設(shè)計應(yīng)用的多時鐘設(shè)計策略闡述

利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設(shè)計策略深入闡述。
關(guān)鍵字：亞穩(wěn)態(tài)性多時鐘 FPGA

基于VHDL和高精度浮點運算器的基2 FFT在FPGA上的設(shè)計仿真

基于IEEE浮點表示格式及FFT算法，提出一種基2FFT的FPGA方法，完成了基于FPGA高精度浮點運算器的FFT的設(shè)計。利用VHDL語言描述了蝶形運算過程及地址產(chǎn)生單元，其仿真波形基本能正確的表示輸出結(jié)果。
關(guān)鍵字：蝶形運算 FFT FPGA

基于分層測試的Virtex系列FPGA互聯(lián)資源測試新方法

以基于靜態(tài)隨機存儲器(SRAM)的現(xiàn)場可編程門陣列(FPGA)為例，在傳統(tǒng)的三次測試方法的基礎(chǔ)上提出了一種新穎的針對FPGA互聯(lián)資源的測試方法。該方法運用了層次化的思想，根據(jù)開關(guān)矩陣中可編程互聯(lián)點(PIP)兩端連線資源的區(qū)別將互聯(lián)資源進行層次化分類，使得以這種方式劃分的不同類別的互聯(lián)資源能夠按一定方式進行疊加測試，這就從根本上減少了實際需要的測試配置圖形和最小配置次數(shù)。
關(guān)鍵字：互聯(lián)資源分層測試 FPGA

基于FPGA的超級電容充放電控制

由于超級電容器單體性能參數(shù)的離散性，當(dāng)多個單體串聯(lián)組成電容器組時，在充放電過程中容易造成過充或過放現(xiàn)象，嚴(yán)重危害超級電容器的使用壽命。文中提出以FPGA為檢測、控制單元，對電容進行有效地充放電控制，防止過充或過放，提高超級電容器的循環(huán)使用次數(shù)，降低不必要的能量消耗。
關(guān)鍵字：超級電容串聯(lián)均壓 FPGA

基于FPGA控制的動態(tài)背光源設(shè)計方案

LCD 顯示離不開背光源的輔助，而現(xiàn)在絕大多數(shù)顯示器采用恒定亮度背光源，存在顯示效果動態(tài)模糊以及低對比度等問題，并且耗能也較為嚴(yán)重。文章著重敘述一種基于視頻內(nèi)容逐幀分析，然后選擇最佳背光亮度的一種由FPGA 控制的動態(tài)背光源設(shè)計方案。實驗采用的是TI 公司的TLC5947，具有多個輸出通道，可以適用于大規(guī)模顯示屏。
關(guān)鍵字： RGB 背光 FPGA

基于NiosII的工程爆破振動數(shù)據(jù)采集控制器設(shè)計

介紹了一種在工程爆破振動數(shù)據(jù)采集中應(yīng)用的控制器設(shè)計方案。系統(tǒng)采用Altera公司的FPGA作為主控制器芯片，其中集成控制邏輯單元與NiosII軟核嵌入式處理器二者結(jié)合成為單芯片控制器方案。
關(guān)鍵字： NiosII 嵌入式處理器 FPGA

基于Verilog HDL的SDX總線與Wishbone總線接口轉(zhuǎn)化的設(shè)計與實現(xiàn)

針對機載信息采集系統(tǒng)可靠性、數(shù)據(jù)管理高效性以及硬件成本的需求，介紹了基于硬件描述語言Verilog HDL設(shè)計的SDX總線與Wishbo ne總線接口轉(zhuǎn)化的設(shè)計與實現(xiàn)，并通過Modelsim進行功能仿真，在QuartusⅡ軟件平臺上綜合，最終在Altera公司的CyclONeⅢ系列FPGA上調(diào)試。實驗證明了設(shè)計的可行性。
關(guān)鍵字： SDX總線 Wishbone總線 FPGA

基于FPGA的LVDS模塊在DAC系統(tǒng)中的應(yīng)用

介紹了LVDS技術(shù)的原理，對LVDS接口在高速數(shù)據(jù)傳輸系統(tǒng)中的應(yīng)用做了簡要的分析，著重介紹了基于FPGA的LVDS_TX模塊的應(yīng)用，并通過其在DAC系統(tǒng)中的應(yīng)用實驗進一步說明了LVDS接口的優(yōu)點。
關(guān)鍵字： LVDS接口高速數(shù)據(jù)傳輸 FPGA

基于EDMA的FPGA與DSP之間圖像高速穩(wěn)定數(shù)據(jù)傳輸?shù)牡脑O(shè)計與實現(xiàn)

設(shè)計了在FPGA與DSP之間進行圖像數(shù)據(jù)傳輸?shù)挠布Y(jié)構(gòu)，介紹了EDMA的工作原理、傳輸參數(shù)配置和EDMA的傳輸流程。在開發(fā)的實驗平臺上實現(xiàn)了這一傳輸過程。借助TI公司的DSP調(diào)試平臺CCS把接收到的圖像數(shù)據(jù)恢復(fù)成圖像，驗證了傳輸過程的正確性和穩(wěn)定性。
關(guān)鍵字： EDMA 數(shù)據(jù)傳輸 FPGA

基于D類功率放大的高效率音頻功率放大器設(shè)計

為提高功放效率，以適應(yīng)現(xiàn)代社會高效、節(jié)能和小型化的發(fā)展趨勢，以D類功率放大器為核心，以單片機89C51和可編程邏輯器件（FPGA）進行控制及時數(shù)據(jù)的處理，實現(xiàn)了對音頻信號的高效率放大。系統(tǒng)最大不失真輸出功率大于1 W,可實現(xiàn)電壓放大倍數(shù)1~20連續(xù)可調(diào)，并增加了短路保護斷電功能，輸出噪聲低。系統(tǒng)可對功率進行計算顯示，具有4位數(shù)字顯示，精度優(yōu)于5%
關(guān)鍵字：音頻放大器 D類功率放大 FPGA

基于PXI總線的航天設(shè)備測試用高精度恒流源的設(shè)計與實現(xiàn)

給出了一種基于PXI總線的高精度恒流源的實現(xiàn)方法，介紹了其電路各個組成部分。測量結(jié)果其精度和分辨率均為15．7位，可應(yīng)用于要求高精度的測試系統(tǒng)。
關(guān)鍵字：高精度恒流源 PXI總線 FPGA

基于FPGA的可配置判決反饋均衡器的設(shè)計

在移動通信和高速無線數(shù)據(jù)通信中，多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致數(shù)據(jù)傳輸時不可避免的產(chǎn)生碼間干擾，成為影響通信質(zhì)量的主要因素，而信道的均衡技術(shù)可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應(yīng)用廣泛得對付多徑干擾得措施。
關(guān)鍵字：無線數(shù)據(jù)通訊可配置均衡器 FPGA

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fpga 介紹

FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內(nèi)部包括可 [ 查看詳細 ]