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基于FPGA的非對(duì)稱同步FIFO設(shè)計(jì)

摘要：本文在分析了非對(duì)稱同步FIFO的結(jié)構(gòu)特點(diǎn)及其設(shè)計(jì)難點(diǎn)的基礎(chǔ)上，采用VHDL描述語(yǔ)言，并結(jié)合FPGA，實(shí)現(xiàn)了一種非對(duì)稱同步FIFO的設(shè)計(jì)。關(guān)鍵詞：非對(duì)稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過(guò)同步FIFO來(lái)連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對(duì)稱同步FIFO 存儲(chǔ)器

基于DSP的列車(chē)應(yīng)變力測(cè)試系統(tǒng)設(shè)計(jì)

摘要：本文介紹了基于TMS320VC33 DSP芯片的應(yīng)變力測(cè)試系統(tǒng)的設(shè)計(jì)，給出了結(jié)構(gòu)原理框圖，并圍繞DSP設(shè)計(jì)了測(cè)試系統(tǒng)的中斷、復(fù)位子系統(tǒng)、存儲(chǔ)子系統(tǒng)和通信子系統(tǒng)。同時(shí)還對(duì)測(cè)試系統(tǒng)進(jìn)行了信號(hào)完整性分析。關(guān)鍵詞：測(cè)試系統(tǒng)；DSP；應(yīng)變力；信號(hào)完整性車(chē)輪與軌道間的作用力是評(píng)價(jià)車(chē)輛運(yùn)行品質(zhì)的重要因素，能否準(zhǔn)確及時(shí)地獲取輪軌間的作用力直接影響著車(chē)輛脫軌系數(shù)等參數(shù)的計(jì)算。應(yīng)變力測(cè)試系統(tǒng)是設(shè)計(jì)列車(chē)運(yùn)行狀態(tài)地面安全監(jiān)測(cè)平臺(tái)的關(guān)鍵環(huán)節(jié)，本文用DSP芯片開(kāi)發(fā)的測(cè)試系統(tǒng)正是針對(duì)這一需要
關(guān)鍵字： DSP 測(cè)試系統(tǒng) 信號(hào)完整性應(yīng)變力

基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過(guò)對(duì)所設(shè)計(jì)的鎖相環(huán)進(jìn)行計(jì)算機(jī)仿真和硬件測(cè)試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時(shí)間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬(wàn)次)，要求鎖相環(huán)能夠?qū)π盘?hào)相位快速捕獲。因此
關(guān)鍵字： FPGA VHDL 捕獲時(shí)間數(shù)字鎖相環(huán)(DPLL)

基于DSP控制的PFC變換器的新穎采樣算法

為DSP控制的功率因數(shù)校正（PFC）變換器提出了一種新穎的采樣算法，它能夠很好地消除PFC電路中高頻開(kāi)關(guān)動(dòng)作產(chǎn)生的振蕩對(duì)數(shù)字采樣的影響。
關(guān)鍵字：新穎采樣算法變換器 PFC DSP 控制基于

高速DSP數(shù)據(jù)采集的信號(hào)完整性問(wèn)題

深入研究高速數(shù)字電路設(shè)計(jì)中的信號(hào)完整性問(wèn)題；分析電路中破壞信號(hào)完整性的原因；結(jié)合一個(gè)實(shí)際的ＤＳＰ數(shù)據(jù)采集系統(tǒng)、闡述實(shí)現(xiàn)信號(hào)完整性的具體方案。
關(guān)鍵字：完整性問(wèn)題信號(hào) 數(shù)據(jù)采集 DSP 高速

集系統(tǒng)級(jí)FPGA芯片XCV50E的結(jié)構(gòu)與開(kāi)發(fā)

VirtexE系列是XILINX公司生產(chǎn)的新型FPGA芯片，可用來(lái)進(jìn)行數(shù)十萬(wàn)邏輯門(mén)級(jí)的系統(tǒng)設(shè)計(jì)和百兆赫茲級(jí)的高速電路設(shè)計(jì)。
關(guān)鍵字： FPGA 50E XCV 50

基于FPGA的光柵尺信號(hào)智能接口模塊

介紹了一種基于ALTERA公司大規(guī)?？删幊踢壿嬈骷﨓PF10K10的多功能光柵尺處理品電路。敘述了該電路的主要電路――四倍頻細(xì)分、辨向電路、計(jì)數(shù)電路、接口處理電路的設(shè)計(jì)原理，風(fēng)時(shí)給出了詳細(xì)的電路和仿真波形。
關(guān)鍵字： FPGA 光柵信號(hào) 模塊

基于DSP的永磁同步電機(jī)磁場(chǎng)定向控制器設(shè)計(jì)

介紹了一種采用DSP芯片TMS320LF2407A實(shí)現(xiàn)永磁同步電機(jī)磁場(chǎng)定向控制器的控制原理，給出了采用磁場(chǎng)定向控制策略來(lái)設(shè)計(jì)該控制器的硬件組成結(jié)構(gòu)及軟件設(shè)計(jì)流程。
關(guān)鍵字：定向控制器設(shè)計(jì) 磁場(chǎng) 電機(jī) DSP 永磁同步 PMSM

基于FPGA的同步測(cè)周期高精度數(shù)字頻率計(jì)的設(shè)計(jì)

摘要：本文介紹了一種同步測(cè)周期計(jì)數(shù)器的設(shè)計(jì)，并基于該計(jì)數(shù)器設(shè)計(jì)了一個(gè)高精度的數(shù)字頻率計(jì)。文中給出了計(jì)數(shù)器的VHDL編碼，并對(duì)頻率計(jì)的FPGA實(shí)現(xiàn)進(jìn)行了仿真驗(yàn)證，給出了測(cè)試結(jié)果。關(guān)鍵詞：頻率計(jì)；VHDL；FPGA；周期測(cè)量在現(xiàn)代數(shù)字電路設(shè)計(jì)中，采用FPGA結(jié)合硬件描述語(yǔ)言VHDL可以設(shè)計(jì)出各種復(fù)雜的時(shí)序和邏輯電路，具有設(shè)計(jì)靈活、可編程、高性能等優(yōu)點(diǎn)。本文將介紹一種基于FPGA，采用同步測(cè)周期的方法來(lái)實(shí)現(xiàn)寬頻段高精度數(shù)字頻率計(jì)的設(shè)計(jì)。圖1 同步測(cè)周期計(jì)數(shù)器
關(guān)鍵字： FPGA VHDL 頻率計(jì) 周期測(cè)量

自上而下直到物理實(shí)現(xiàn)的DSP設(shè)計(jì)流程

引言世界正處于高科技下一波快速增長(zhǎng)的開(kāi)端， DSP已經(jīng)成為業(yè)界公認(rèn)的、將按指數(shù)增長(zhǎng)的技術(shù)焦點(diǎn)。目前，大多數(shù)DSP設(shè)計(jì)已經(jīng)能在半導(dǎo)體生產(chǎn)商(如T1、ADI、Freescale等)提供的通用DSP芯片上實(shí)現(xiàn)。通用處理器的價(jià)格相對(duì)比較便宜，并且有高質(zhì)量和廉價(jià)的編程工具、方便快速實(shí)現(xiàn)DSP算法的支持，但開(kāi)發(fā)人員更希望在原型創(chuàng)建和調(diào)試過(guò)程中能進(jìn)行重新編程。圖1 通用DSP處理器的性能與通信領(lǐng)域需要的DSP處理性能的比較速度的需要現(xiàn)在，對(duì)電子系統(tǒng)的性能要求已經(jīng)超過(guò)了通用DSP處理器的能力。圖1顯示了由寬帶
關(guān)鍵字： DSP

LMB-018A顯示模塊的原理及與DSP的接口

LMB-018A是深圳拓微電子有限公司推出的內(nèi)含控制器和驅(qū)動(dòng)器的點(diǎn)陣式液晶顯示模塊。文中介紹了該模塊的原理及功能,給出了其與DSP接口的硬件電路和軟件設(shè)計(jì)方法。
關(guān)鍵字： DSP 接口原理模塊顯示 LMB-018A

軟體當(dāng)家的硬體設(shè)計(jì)走向

在過(guò)去，想獲得更隹的嵌入式產(chǎn)品功能，設(shè)計(jì)者想到的不二法門(mén)往往是采用更新一代的晶片制程技術(shù)，要不然，這樣的硬體設(shè)計(jì)取向至少能提供更小的尺寸，或更低的成本，而維持一定的功能水準(zhǔn)
關(guān)鍵字：嵌入式 FPGA DSP

Cyclone II FPGA滿足低成本大批量應(yīng)用需求

2004年8月A版　　Altera公司推出新款Cyclone II系列FPGA器件。Cyclone II FPGA的成本比第一代Cyclone器件低30%，邏輯容量大了三倍多，可滿足低成本大批量應(yīng)用需求。市場(chǎng)驅(qū)動(dòng)力　　隨著低復(fù)雜度FPGA器件成本的不斷下降，具有靈活性和及時(shí)面市優(yōu)勢(shì)的FPGA與 ASIC相比更有競(jìng)爭(zhēng)性，在數(shù)字消費(fèi)市場(chǎng)上的應(yīng)用也急劇增加。第一代Cyclone系列迄今發(fā)售了3百多萬(wàn)片，在全球擁有3,000多位客戶，對(duì)大批量低成本數(shù)字消費(fèi)市場(chǎng)有著巨大的影響，該市場(chǎng)消納了三分之一的器件
關(guān)鍵字： FPGA 嵌入式

利用DSP控制直流無(wú)刷電機(jī)

介紹了一種利用雙口RAM實(shí)現(xiàn)DSP與單片機(jī)高速數(shù)據(jù)通信的方法，給出了它們之間的接口電路以及軟件實(shí)現(xiàn)方案。
關(guān)鍵字：電機(jī) 直流控制 DSP 利用

基于DSP和電壓反饋的機(jī)器人多軸運(yùn)動(dòng)控制器設(shè)計(jì)

摘要：本文對(duì)一種適合于機(jī)器人控制的多軸控制器的總體結(jié)構(gòu)和相關(guān)知識(shí)進(jìn)行了介紹，并給出了控制器的詳細(xì)設(shè)計(jì)方案和工作流程。該控制器選用DSP為主處理器，采用電壓反饋的形式，可應(yīng)用于其它類(lèi)似的控制機(jī)構(gòu)中。關(guān)鍵詞：DSP；機(jī)器人；控制器；CAN總線引言對(duì)于機(jī)器人控制技術(shù)，實(shí)時(shí)性和穩(wěn)定性是研究的重點(diǎn)?，F(xiàn)階段，機(jī)器人控制的主要方法是在離線狀態(tài)下對(duì)步態(tài)進(jìn)行規(guī)劃，并在主控機(jī)上對(duì)機(jī)器人的運(yùn)動(dòng)進(jìn)行實(shí)時(shí)的補(bǔ)償，這種處理方法對(duì)處理器的運(yùn)算速度和處理能力提出了很高的要求。傳統(tǒng)的機(jī)器人控制器大多以
關(guān)鍵字： CAN總線 DSP 機(jī)器人控制器