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EEPW首頁 >> 主題列表 >> fpga：quartusⅡ

基于EDA技術(shù)的FPGA設(shè)計

  • 對傳統(tǒng)電子系統(tǒng)設(shè)計方法與現(xiàn)代電子系統(tǒng)設(shè)計方法進行了比較，引出了基于EDA技術(shù)的現(xiàn)場可編程門陣列（FPGA）電路，提出現(xiàn)場可編程門陣列（FPGA）是近年來迅速發(fā)展的大規(guī)模可編程專用集成電路（ASIC），在數(shù)字系統(tǒng)設(shè)計和控制電路中越來越受到重視。介紹了這種電路的基本結(jié)構(gòu)、性能特點、應用領(lǐng)域及使用中的注意事項。對基于EDA技術(shù)的FPGA進行了展望。指出EDA技術(shù)將是未來電子產(chǎn)品設(shè)計技術(shù)發(fā)展的主要方向。
  • 關(guān)鍵字： 自動化設(shè)計  EDA  FPGA  

基于FPGA的多通道頻率檢測

  • 多通道頻率檢測是當前數(shù)字接收機的一種常用的頻率測量方案,該方法可以較好地解決頻率截獲概率與頻率分辨力的矛盾,并在復雜的電磁環(huán)境中具有處理多個同時到達信號的能力。文中給出了基于FPGA來實現(xiàn)多信道頻率測量的具體方案。該方案能夠充分發(fā)揮FP-GA硬件資源豐富的特點,并且易于實現(xiàn)并行處理,可大幅度提高系統(tǒng)的處理速度。
  • 關(guān)鍵字： 多信道頻率檢測  頻率截獲  FPGA  

采用EDA或FPGA實現(xiàn)IP保護

  • 提出一種結(jié)合電子設(shè)計自動化(Electronic Design Automation，簡稱EDA)軟件和FPGA的IP核保護機制。通過在EDA工具中加入保護機制防止設(shè)計者非授權(quán)使用IP核，在FPGA中加入保護機制防止設(shè)計被非法復制、竊取或篡改。
  • 關(guān)鍵字： IP保護  EDA  FPGA  

實時圖像小波無損壓縮系統(tǒng)的FPGA實現(xiàn)

  • 將Altera 公司的DE2 多媒體開發(fā)平臺與Terasic 公司的D5M 數(shù)碼相機開發(fā)套件相結(jié)合，設(shè)計了一套基于小波無損壓縮的實時圖像處理系統(tǒng)。系統(tǒng)采用便于可編程邏輯器件靈活實現(xiàn)的二維整數(shù)5 /3 提升小波變換實現(xiàn)壓縮。為保證圖像的無損壓縮，對邊界數(shù)據(jù)進行對稱周期延拓處理。并針對實時處理過程中的大容量數(shù)據(jù)流的存儲問題，應用片外存儲資源保存采集和處理過程中的圖像數(shù)據(jù)，有效地降低了片上存儲資源的消耗。測試結(jié)果表明: 系統(tǒng)滿足實時圖像采集、預處理及無損壓縮的要求。
  • 關(guān)鍵字： 圖像處理  無損壓縮  FPGA  

基于FPGA的H.264幀內(nèi)預測模塊設(shè)計

  • 提出一種能實時處理的H.264/AVC幀內(nèi)預測硬件結(jié)構(gòu)。通過對H.264/AVC各個預測模式的分析，設(shè)計了一個通用運算單元，提高了硬件資源的可重用性。采用4個并行運算單元計算預測值，對運算比較復雜的plane模式預處理，并設(shè)計模式預測器，加快了系統(tǒng)處理速度。硬件電路結(jié)構(gòu)已通過RTL級仿真及綜合，并在Altera公司的Cyclone II FPGA平臺上進行了驗證和測試。
  • 關(guān)鍵字： H.264幀內(nèi)預測  視頻解碼器  FPGA  

基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設(shè)計

  • 針對復雜算法中矩陣運算量大,計算復雜,耗時多,制約算法在線計算性能的問題,從硬件實現(xiàn)角度,研究基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設(shè)計,實現(xiàn)矩陣并行計算。首先根據(jù)矩陣運算的算法分析,設(shè)計了矩陣并行計算的硬件實現(xiàn)結(jié)構(gòu),并在Modelsim中進行功能模塊的仿真,然后將功能模塊集成一個自定制組件,并通過Avalon總線與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構(gòu)建SoPC系統(tǒng),并在Altera DE3開發(fā)板中進行矩陣實時計算測試。測試結(jié)果驗證了基于FPGA/Nios-Ⅱ矩陣運算硬件
  • 關(guān)鍵字： 硬件加速器  矩陣運算  FPGA  

TD-LTE綜合測試儀表關(guān)鍵模塊的研究與實現(xiàn)

  • 在對OFDM調(diào)制以及FPGA、DSP、中頻接口進行深入研究的基礎(chǔ)上，提出了一種TD-LTE系統(tǒng)中下行鏈路基帶信號發(fā)送的實現(xiàn)方案，在系統(tǒng)的設(shè)計思路和硬件資源上進行了優(yōu)化。在實際的硬件環(huán)境下，通過大量測試，驗證了該方案的可行性和有效性。
  • 關(guān)鍵字： TD-LTE  基帶信號發(fā)送  FPGA  

基于FPGA的腦機接口實時系統(tǒng)

  • 給出了以FPGA為核心，實現(xiàn)基于瞬態(tài)視覺誘發(fā)電位的腦機接口實時系統(tǒng)的方案。該方案包括腦電采集電路、基于FPGA的VGA視覺刺激器和FPGA開發(fā)板三部分。用FPGA取代計算機，作為腦機接口的控制和信息處理器。利用VHDL編程，在FPGA中實時處理采集的腦電信號，提取并識別瞬態(tài)視覺誘發(fā)電位信號，轉(zhuǎn)換為控制命令，反饋給視覺刺激器。實驗結(jié)果表明，本方案可以有效地實現(xiàn)腦機接口實時系統(tǒng)，并達到較高的正確率和通信速度。
  • 關(guān)鍵字： 腦機接口  VGA視覺刺激器  FPGA  

獨立分量分析中NLPCA-RLS算法IP核的設(shè)計

  • 為解決實時性盲信號分離的問題,基于獨立分量分析的模型,設(shè)計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態(tài)機等進行建模,通過Quartus II綜合后在Altera FPGA器件中進行硬件仿真。仿真實驗分別采用人工生成的周期信號和真實的語音信號進行驗證。實驗結(jié)果表明,該IP核能很好的完成瞬時混合模型中盲信號的分離,具有很強的實用性。
  • 關(guān)鍵字： DSPBuilder  IP核  FPGA  

基于FPGA的鍵盤輸入累計存儲IP核的設(shè)計與驗證

  • 基于FPGA設(shè)計了一款通用鍵盤IP核,該核主要實現(xiàn)對鍵盤輸入信號的計算與存儲功能,并在quartusⅡ環(huán)境下使用VHDL語言,采用自頂向下設(shè)計方式,編輯生成RTL原理圖,并做了相關(guān)的時序仿真驗證。經(jīng)驗證此IP核具有較強的魯棒性和較高的反應速度,可作為基礎(chǔ)輸入模塊,為其他模塊提供有力控制輸入與數(shù)據(jù)支持。
  • 關(guān)鍵字： 鍵盤IP核  VHDL  FPGA  

基于FPGA具有自適應功能的數(shù)據(jù)采集系統(tǒng)設(shè)計

  • 為了滿足工業(yè)上數(shù)據(jù)采集的自適應需要,本文采用FPGA設(shè)計實現(xiàn)了高速數(shù)據(jù)采集,整個系統(tǒng)分為高速數(shù)據(jù)采集模塊、數(shù)據(jù)緩沖模塊、數(shù)據(jù)存儲模塊。其中數(shù)據(jù)采集模塊對濾波放大后的輸入信號進行采樣,采樣率可調(diào);數(shù)據(jù)緩沖模塊負責對采樣得到的數(shù)據(jù)進行緩存:數(shù)據(jù)存儲模塊負責將緩存后的數(shù)據(jù)傳輸至存儲器進行存儲。使用Quartus Ⅱ仿真工具對各子模塊功能進行了時序仿真,最后介紹了本設(shè)計中制作的兩塊電路板并加以調(diào)試,測試結(jié)果表明本設(shè)計滿足系統(tǒng)指標。
  • 關(guān)鍵字： 自適應  程控放大器  FPGA  

大規(guī)模FPGA設(shè)計中的C/C++解決方案

  • systemC和Handle-C，它們相應的開發(fā)系統(tǒng)為：CoCentric System Stadio和Celoxica DK1。這兩種語言都是在C/C＋＋的基礎(chǔ)上根據(jù)硬件設(shè)計的需求加以改進和擴充，用戶可以在它們的開發(fā)環(huán)境編輯代碼，調(diào)用庫文件，甚至可以引進HDL程序，并進行仿真，最終生成網(wǎng)表文件，放到FPGA中執(zhí)行。
  • 關(guān)鍵字： EDA技術(shù)  C語言  FPGA  

基于FPGA實現(xiàn)多路模擬信號自適應采集系統(tǒng)的設(shè)計

  • 目前,在PCM／FM遙測體系中模擬信號采集普遍采用8位量化,全部模擬信號均歸一化到O～5 V范圍內(nèi),隨著需要采集的模擬信號的類型多樣化,勢必增加信號調(diào)理電路的多樣性,不利于系統(tǒng)的簡化和模塊化。在量化位數(shù)一定的系統(tǒng)中,被衰減處理的信號中實際量化誤差等于N倍(N是信號被衰減的倍數(shù))的最小量化誤差,因此合理的信號調(diào)理電路和A／D取值是保證量化精度的關(guān)鍵。本文提供的方式有效地解決了這個問題,既簡化了前端信號調(diào)理電路的復雜度,又充分利用了A／D轉(zhuǎn)換器的輸入電壓動態(tài)范圍和量化位數(shù)優(yōu)勢,實現(xiàn)了對多路模擬信號的自適應采集
  • 關(guān)鍵字： 數(shù)據(jù)采集  信號調(diào)理  FPGA  

基于FPGA的紅外成像導引頭信號調(diào)理卡設(shè)計

  • 紅外成像導引頭采用紅外焦平面陣列探測器，易受太陽光等雜散光的影響，評估雜散光對紅外探測器成像質(zhì)量的影響十分重要。由于導引頭輸出的信號一般采用LVDS或HOTLink格式傳輸，不能被雜散光測試設(shè)備直接接收，設(shè)計了一種圖像調(diào)理卡，采用FPGA為控制核心，將紅外探測器輸出的圖像信號進行格式轉(zhuǎn)換和調(diào)理后傳輸至雜散光測試設(shè)備。
  • 關(guān)鍵字： 導引頭  LVDS  FPGA  

一種混合結(jié)構(gòu)高速LDPC編碼器的FPGA實現(xiàn)

  • 分析了準循環(huán)低密度奇偶校驗碼生成矩陣的結(jié)構(gòu)特點,討論了硬件可實現(xiàn)的三種常見編碼器結(jié)構(gòu),提出了一種混合結(jié)構(gòu)的FPGA實現(xiàn)方法。通過利用循環(huán)矩陣的結(jié)構(gòu)特性,增加少量硬件開銷,就可以實現(xiàn)編碼器高速編碼,滿足高速通信需求,吞吐量達1.36Gb/s。
  • 關(guān)鍵字： 奇偶校驗碼  循環(huán)矩陣  FPGA  
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