fsp:fpga-pcb 文章進(jìn)入fsp:fpga-pcb技術(shù)社區(qū)

FPGA設(shè)計(jì)系統(tǒng)時鐘的影響因素及其分析

時鐘是整個電路最重要、最特殊的信號，系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進(jìn)行，這就要求時鐘信號時延差要非常小，否則就可能造成時序邏輯狀態(tài)出錯；因而明確FPGA設(shè)計(jì)中決定系統(tǒng)時鐘的因素，盡量較小時鐘的延時對保證設(shè)計(jì)的穩(wěn)定性有非常重要的意義。
關(guān)鍵字：信號時延系統(tǒng)時鐘 FPGA

JavaCard指令處理器的FPGA設(shè)計(jì)和實(shí)現(xiàn)

給出了一種基于微碼的JavaCard指令處理器的FPGA設(shè)計(jì)和實(shí)現(xiàn)，以此JavaCard CPU為核心搭建的測試平臺已集成在一塊FPGA上實(shí)現(xiàn)。
關(guān)鍵字： JavaCard 復(fù)雜指令集 FPGA

基于FPGA的LBS控制器設(shè)計(jì)

通過對LBS控制器的控制信號、LBS總線讀寫操作時序、LBS狀態(tài)機(jī)進(jìn)行分析，設(shè)計(jì)并實(shí)現(xiàn)了一個高效、可靠的LBS控制器來實(shí)現(xiàn)FPGA和PEX8311的通信系統(tǒng)，在PEX8311和FPGA接口中運(yùn)行狀態(tài)正常，穩(wěn)定性強(qiáng)，成功應(yīng)用于某視頻采集卡、某PCIe數(shù)據(jù)采集卡等，基于FPGA設(shè)計(jì)的LBS控制器具有靈活性強(qiáng)、可編程能力強(qiáng)、適應(yīng)性強(qiáng)等優(yōu)點(diǎn)。
關(guān)鍵字： LBS控制器 PEX8311 FPGA

基于FPGA的跳頻通信系統(tǒng)設(shè)計(jì)

本跳頻系統(tǒng)中，F(xiàn)PGA是硬件邏輯的載體，完成基帶信號采樣后的混頻、濾波等操作及對DDS、ADC等外部邏輯的控制；dsp控制FPGA內(nèi)部邏輯以及DDS、ADC等邏輯單元完成跳頻通信系統(tǒng)基帶部分的發(fā)射與接收及其一系列計(jì)算任務(wù)；高精度時鐘源為整個系統(tǒng)提供時間基準(zhǔn)，經(jīng)過dsp、FPGA、DDS等器件內(nèi)部鎖相環(huán)倍頻，為各器件提供主時鐘。
關(guān)鍵字：跳頻通信基帶模塊 FPGA

高速定點(diǎn)FFT算法的FPGA設(shè)計(jì)方案

著重討論基于FPGA的64點(diǎn)高速FFT算法的實(shí)現(xiàn)方法。采用高基數(shù)結(jié)構(gòu)和流水線結(jié)構(gòu)，大大提高了FFT處理器的運(yùn)行速度。同時塊浮點(diǎn)結(jié)構(gòu)的引入，也大幅減少了浮點(diǎn)操作占用FPGA器件的資源數(shù)目，兼顧了FPGA高精度、低資源、低功耗的特點(diǎn)。
關(guān)鍵字：高速FFT算法高基數(shù)結(jié)構(gòu) FPGA 流水線結(jié)構(gòu)

基于Nios II的多媒體廣告系統(tǒng)

電子屏的出現(xiàn)，不僅可以使企業(yè)更全面的展示產(chǎn)品，推廣企業(yè)文化，而且可以滿足不同讀者的需求，改善城市環(huán)境，提升人民生活質(zhì)量，更重要的是廣告能夠更及時、更準(zhǔn)確、更全面的展示自己的新產(chǎn)品，第一時間與消費(fèi)者進(jìn)行溝通，贏得市場，獲取利潤，以及根據(jù)市場動態(tài)更及時更全面的做出市場決策?；谝陨显?，我們采用Nios II軟核設(shè)計(jì)了能及時發(fā)布戶外廣告、電子公告的多媒體廣告系統(tǒng)。
關(guān)鍵字： NiosII處理器多媒體廣告 FPGA

FPGA設(shè)計(jì)者需要練好5項(xiàng)基本功

在我看來，成為一名說得過去的FPGA設(shè)計(jì)者，需要練好5項(xiàng)基本功：仿真、綜合、時序分析、調(diào)試、驗(yàn)證。
關(guān)鍵字：設(shè)計(jì)流程仿真 FPGA 綜合時序分析

面向FPGA應(yīng)用的電源設(shè)計(jì)

近幾年，F(xiàn)PGA 產(chǎn)業(yè)迅速擴(kuò)張，有越來越多的工程師從事著與 FPGA 相關(guān)的設(shè)計(jì)和研發(fā)工作。作為任何一款產(chǎn)品都不可或缺的電源，也面臨來自FPGA應(yīng)用的要求和挑戰(zhàn)。一方面是需求的增多，另一方面的技術(shù)指標(biāo)要求的不斷提升，如何幫助工程師輕松完成FPGA產(chǎn)品的電源設(shè)計(jì)，讓他們得以將更多的精力投入到核心部分的設(shè)計(jì)中，從而縮短設(shè)計(jì)周期，成了每個電源廠商要面對的問題。為此，筆者采訪了來自優(yōu)質(zhì)電源產(chǎn)品供應(yīng)商凌力爾特公司的DC/DC μModule 產(chǎn)品市場經(jīng)理Afshin Odabaee，來聽一聽他對面向FPGA應(yīng)用的電
關(guān)鍵字：靜態(tài)電流散熱 FPGA

基于EDA技術(shù)的FPGA設(shè)計(jì)

對傳統(tǒng)電子系統(tǒng)設(shè)計(jì)方法與現(xiàn)代電子系統(tǒng)設(shè)計(jì)方法進(jìn)行了比較，引出了基于EDA技術(shù)的現(xiàn)場可編程門陣列（FPGA）電路，提出現(xiàn)場可編程門陣列（FPGA）是近年來迅速發(fā)展的大規(guī)?？删幊虒Ｓ眉呻娐罚ˋSIC），在數(shù)字系統(tǒng)設(shè)計(jì)和控制電路中越來越受到重視。介紹了這種電路的基本結(jié)構(gòu)、性能特點(diǎn)、應(yīng)用領(lǐng)域及使用中的注意事項(xiàng)。對基于EDA技術(shù)的FPGA進(jìn)行了展望。指出EDA技術(shù)將是未來電子產(chǎn)品設(shè)計(jì)技術(shù)發(fā)展的主要方向。
關(guān)鍵字：自動化設(shè)計(jì) EDA FPGA

采用EDA或FPGA實(shí)現(xiàn)IP保護(hù)

提出一種結(jié)合電子設(shè)計(jì)自動化(Electronic Design Automation，簡稱EDA)軟件和FPGA的IP核保護(hù)機(jī)制。通過在EDA工具中加入保護(hù)機(jī)制防止設(shè)計(jì)者非授權(quán)使用IP核，在FPGA中加入保護(hù)機(jī)制防止設(shè)計(jì)被非法復(fù)制、竊取或篡改。
關(guān)鍵字： IP保護(hù) EDA FPGA

基于FPGA的H.264幀內(nèi)預(yù)測模塊設(shè)計(jì)

提出一種能實(shí)時處理的H.264/AVC幀內(nèi)預(yù)測硬件結(jié)構(gòu)。通過對H.264/AVC各個預(yù)測模式的分析，設(shè)計(jì)了一個通用運(yùn)算單元，提高了硬件資源的可重用性。采用4個并行運(yùn)算單元計(jì)算預(yù)測值，對運(yùn)算比較復(fù)雜的plane模式預(yù)處理，并設(shè)計(jì)模式預(yù)測器，加快了系統(tǒng)處理速度。硬件電路結(jié)構(gòu)已通過RTL級仿真及綜合，并在Altera公司的Cyclone II FPGA平臺上進(jìn)行了驗(yàn)證和測試。
關(guān)鍵字： H.264幀內(nèi)預(yù)測視頻解碼器 FPGA

基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計(jì)

針對復(fù)雜算法中矩陣運(yùn)算量大,計(jì)算復(fù)雜,耗時多,制約算法在線計(jì)算性能的問題,從硬件實(shí)現(xiàn)角度,研究基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計(jì),實(shí)現(xiàn)矩陣并行計(jì)算。首先根據(jù)矩陣運(yùn)算的算法分析,設(shè)計(jì)了矩陣并行計(jì)算的硬件實(shí)現(xiàn)結(jié)構(gòu),并在Modelsim中進(jìn)行功能模塊的仿真,然后將功能模塊集成一個自定制組件,并通過Avalon總線與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構(gòu)建SoPC系統(tǒng),并在Altera DE3開發(fā)板中進(jìn)行矩陣實(shí)時計(jì)算測試。測試結(jié)果驗(yàn)證了基于FPGA/Nios-Ⅱ矩陣運(yùn)算硬件
關(guān)鍵字：硬件加速器矩陣運(yùn)算 FPGA

TD-LTE綜合測試儀表關(guān)鍵模塊的研究與實(shí)現(xiàn)

在對OFDM調(diào)制以及FPGA、DSP、中頻接口進(jìn)行深入研究的基礎(chǔ)上，提出了一種TD-LTE系統(tǒng)中下行鏈路基帶信號發(fā)送的實(shí)現(xiàn)方案，在系統(tǒng)的設(shè)計(jì)思路和硬件資源上進(jìn)行了優(yōu)化。在實(shí)際的硬件環(huán)境下，通過大量測試，驗(yàn)證了該方案的可行性和有效性。
關(guān)鍵字： TD-LTE 基帶信號發(fā)送 FPGA

基于FPGA的腦機(jī)接口實(shí)時系統(tǒng)

給出了以FPGA為核心，實(shí)現(xiàn)基于瞬態(tài)視覺誘發(fā)電位的腦機(jī)接口實(shí)時系統(tǒng)的方案。該方案包括腦電采集電路、基于FPGA的VGA視覺刺激器和FPGA開發(fā)板三部分。用FPGA取代計(jì)算機(jī)，作為腦機(jī)接口的控制和信息處理器。利用VHDL編程，在FPGA中實(shí)時處理采集的腦電信號，提取并識別瞬態(tài)視覺誘發(fā)電位信號，轉(zhuǎn)換為控制命令，反饋給視覺刺激器。實(shí)驗(yàn)結(jié)果表明，本方案可以有效地實(shí)現(xiàn)腦機(jī)接口實(shí)時系統(tǒng)，并達(dá)到較高的正確率和通信速度。
關(guān)鍵字：腦機(jī)接口 VGA視覺刺激器 FPGA

基于FPGA具有自適應(yīng)功能的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

為了滿足工業(yè)上數(shù)據(jù)采集的自適應(yīng)需要,本文采用FPGA設(shè)計(jì)實(shí)現(xiàn)了高速數(shù)據(jù)采集,整個系統(tǒng)分為高速數(shù)據(jù)采集模塊、數(shù)據(jù)緩沖模塊、數(shù)據(jù)存儲模塊。其中數(shù)據(jù)采集模塊對濾波放大后的輸入信號進(jìn)行采樣,采樣率可調(diào);數(shù)據(jù)緩沖模塊負(fù)責(zé)對采樣得到的數(shù)據(jù)進(jìn)行緩存:數(shù)據(jù)存儲模塊負(fù)責(zé)將緩存后的數(shù)據(jù)傳輸至存儲器進(jìn)行存儲。使用Quartus Ⅱ仿真工具對各子模塊功能進(jìn)行了時序仿真,最后介紹了本設(shè)計(jì)中制作的兩塊電路板并加以調(diào)試,測試結(jié)果表明本設(shè)計(jì)滿足系統(tǒng)指標(biāo)。
關(guān)鍵字：自適應(yīng) 程控放大器 FPGA