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3.7 GHz寬帶CMOS LC VCO的設(shè)計(jì)

  • 設(shè)計(jì)了一款3.7 GHz寬帶CMOS電感電容壓控振蕩器。采用了電容開關(guān)的技術(shù)以補(bǔ)償工藝、溫度和電源電壓的變化,并對(duì)片上電感和射頻開關(guān)進(jìn)行優(yōu)化設(shè)計(jì)以得到最大的Q值。電路采用和艦0.18 μm CMOS混合信號(hào)制造工藝,芯片面積為0.4 mm×1 mm。測(cè)試結(jié)果顯示,芯片的工作頻率為3.4~4 GHz,根據(jù)輸出頻譜得到的相位噪聲為一100 dBc/Hz@1 MHz,在1.8V工作電壓下的功耗為10 mW。測(cè)試結(jié)果表明,該VCO有較大的工作頻率范圍和較低的相位噪聲性能,可以用于鎖相環(huán)和頻率合成器。
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L波段寬帶低相噪VCO的設(shè)計(jì)與制作

  • 提出了一種基于PCB工藝的L波段寬帶低相噪VCO電路拓?fù)浣Y(jié)構(gòu)。采用基極和發(fā)射極雙端調(diào)諧的方式,并引入可變電容反饋,實(shí)現(xiàn)了電路的超寬帶。同時(shí)在低損耗的FR4基板上制作微帶小電感以形成高Q諧振器,降低了VCO的相位噪聲。基于此方法設(shè)計(jì)得到的L波段寬帶VCO比同類薄膜工藝產(chǎn)品相位噪聲低了5 dB以上。
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基于DDS的數(shù)字PLL

  •   多年以來,作為業(yè)界主流產(chǎn)品的模擬PLL已被熟知,模擬PLL性能穩(wěn)定,可為頻率合成和抖動(dòng)消除提供低成本的解決方案,工作頻率高達(dá)8GHz及以上。然而新興的基于直接數(shù)字頻率合成(DDS)的數(shù)字PLL在某些應(yīng)用中極具競爭力。本文比較了模擬PLL和基于DDS的數(shù)字PLL之間的差異,以及如何利用這些差異來指導(dǎo)設(shè)計(jì)人員選擇最佳的解決方案。   數(shù)字PLL利用數(shù)字邏輯實(shí)現(xiàn)傳統(tǒng)的PLL模塊。雖然實(shí)現(xiàn)數(shù)字PLL的方法有很多,但本文只介紹基于DDS的數(shù)字PLL架構(gòu)。     圖1 典型的模擬PLL結(jié)構(gòu)框圖
  • 關(guān)鍵字: PLL  DDS  分頻器  鑒相器  DAC  VCO  

ADI公司的可編程時(shí)鐘發(fā)生器簡化系統(tǒng)設(shè)計(jì)并減少時(shí)鐘器件數(shù)量

  •   中國 北京——Analog Devices, Inc.(紐約證券交易所代碼:ADI),全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商,最新推出一對(duì)時(shí)鐘發(fā)生與分配IC——AD9520與AD9522,實(shí)現(xiàn)了業(yè)界最佳的器件集成度、低噪聲、低抖動(dòng)性能與信號(hào)輸出靈活性的完美組合。 AD9520與AD9522多輸出時(shí)鐘發(fā)生器內(nèi)置一個(gè)512 Byte的嵌入式EEPROM存儲(chǔ)器模塊,為系統(tǒng)工程師提供了可用作時(shí)鐘源和系統(tǒng)時(shí)鐘的雙重可編程時(shí)鐘解決方案。通過利用片上存儲(chǔ)器對(duì)具體的輸出
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Maxim推出基于晶體的鎖相環(huán)300MHz至450MHz ASK/FSK發(fā)送器

  •   Maxim推出基于晶體的鎖相環(huán)(PLL) VHF/UHF發(fā)送器MAX7057,能夠在較寬的頻率范圍內(nèi)發(fā)送OOK/ASK/FSK數(shù)據(jù)。器件配合適當(dāng)?shù)木w頻率,可以發(fā)送300MHz至450MHz范圍內(nèi)的任何信號(hào),并能夠以高達(dá)100kbps的速率發(fā)送NRZ碼(50kbps曼徹斯特碼)。   MAX7057集成了可編程分?jǐn)?shù)N PLL合成器和寬帶VCO,因而具有極大的靈活性。此外,還可以設(shè)置內(nèi)部電容,實(shí)現(xiàn)功率放大器(PA)與天線之間的阻抗匹配。這種拓?fù)浣Y(jié)構(gòu)可確保多個(gè)工作頻率下的高效率傳輸,從而使MAX7057
  • 關(guān)鍵字: Maxim  PLL  鎖相環(huán)  發(fā)送器  

TI推出1.8V 可編程 VCXO 3-PLL 時(shí)鐘合成器

  •   CDCE937 和 CDCEL937 均為基于 PLL 模塊的、低成本、高性能的可編程時(shí)鐘合成器,可以在單輸入頻率的不同頻率下生成多達(dá)七個(gè)輸出時(shí)鐘。每一個(gè)輸出均可以進(jìn)行系統(tǒng)內(nèi)編程,從而使用三個(gè)獨(dú)立的可配置 PLL 就可用于任何高達(dá) 230MHz 的時(shí)鐘頻率。該器件具有簡單的頻率同步,使零-PPM 時(shí)鐘生成成為可能。另外,這兩種合成器還具有擴(kuò)頻時(shí)鐘及片上 EEPROM 和通過 SDA/SCL 進(jìn)行系統(tǒng)內(nèi)熱編程的特點(diǎn)。對(duì)于數(shù)字媒體系統(tǒng)、流媒體、GPS 接收機(jī)、便攜式媒體以及DSP/OMAP/DaVinci
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基于多路移相時(shí)鐘的瞬時(shí)測(cè)頻模塊設(shè)計(jì)

  •   0 引 言   目前,脈沖雷達(dá)的脈內(nèi)信號(hào)分析一直是研究的熱點(diǎn)和難點(diǎn),如何能更快速,準(zhǔn)確的對(duì)脈內(nèi)載波頻率測(cè)量成為研究人員關(guān)注的目標(biāo),與此同時(shí)高精度頻率源在無線電領(lǐng)域應(yīng)用越來越廣泛,對(duì)頻率測(cè)量設(shè)備有了更高的要求,因此研究新的測(cè)頻方法對(duì)開發(fā)低成本、小體積且使用和攜帶方便的頻率測(cè)量設(shè)備有著十分重要的意義。本文根據(jù)雷達(dá)發(fā)射機(jī)頻率快速變化的特點(diǎn),采用目前新型的邏輯控制器件研究新型頻率測(cè)量模塊,結(jié)合等精度內(nèi)插測(cè)頻原理,對(duì)整形放大后的脈沖直接計(jì)數(shù),實(shí)現(xiàn)對(duì)下變頻后單脈沖包絡(luò)的載波快速測(cè)頻。具有測(cè)量精度高,測(cè)量用時(shí)短的
  • 關(guān)鍵字: 測(cè)頻模塊  時(shí)鐘內(nèi)插  時(shí)鐘移相  PLL  脈內(nèi)測(cè)頻  

基于0.18μm RF CMOS工藝的低相噪寬帶LC VCO設(shè)計(jì)

  • 壓控振蕩器(VCO)是射頻集成電路(RF-ICs)中的關(guān)鍵模塊之一。近年來隨著無線通信技術(shù)的快速發(fā)展,射頻收發(fā)機(jī)也有了新的發(fā)展趨勢(shì),即單個(gè)收發(fā)機(jī)要實(shí)現(xiàn)寬頻率多標(biāo)準(zhǔn)的覆蓋,例如用于移動(dòng)數(shù)字電視接收的調(diào)諧器一般要實(shí)現(xiàn)T-DMB、DMB-T等多個(gè)標(biāo)準(zhǔn),并能覆蓋VHF、UHF和LBAND等多個(gè)頻段。本文所介紹的VCO設(shè)計(jì)采用如圖1(a)所示的交叉耦合電感電容結(jié)構(gòu),相對(duì)于其他結(jié)構(gòu)的VCO來說該結(jié)構(gòu)更加易于片上集成和實(shí)現(xiàn)低功耗設(shè)計(jì),并且利用LC諧振回路的帶通濾波特性,能獲得更好的相位噪聲性能。

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特瑞仕推出超小型PLL時(shí)鐘發(fā)生器

  •   特瑞仕半導(dǎo)體株式會(huì)社開發(fā)了XC25BS8系列內(nèi)置分頻、倍頻電路超小型PLL時(shí)鐘發(fā)生器。   XC25BS8系列是能在低頻輸入8kHz、4095倍的范圍內(nèi)倍頻工作的PLL時(shí)鐘發(fā)生器IC。     輸入端分頻因子(M)可從1~2047的分頻范圍內(nèi)進(jìn)行選擇;輸出端分頻因子(N)可從1~4095的分頻范圍內(nèi)進(jìn)行選擇。輸出頻率在1MHz~100MHz的范圍內(nèi),輸入時(shí)鐘為8kHz~36MHz的標(biāo)準(zhǔn)時(shí)鐘。在內(nèi)部可進(jìn)行微調(diào),在少量外置部件的條件下動(dòng)作。從CE端子輸入低電平信號(hào),可停止整個(gè)芯片動(dòng)作,抑制
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安森美半導(dǎo)體推出新的PureEdge?高性能單頻和雙頻晶體振蕩器模塊

  •   全球領(lǐng)先的高能效電源半導(dǎo)體解決方案供應(yīng)商安森美半導(dǎo)體(ON Semiconductor,美國納斯達(dá)克上市代號(hào):ONNN)擴(kuò)充了高性能時(shí)鐘和數(shù)據(jù)管理產(chǎn)品系列,推出九款基于鎖相環(huán)(PLL)的新PureEdge?時(shí)鐘模塊,替代晶體振蕩器(XO)。NBXxxxx系列非常適用于高速網(wǎng)絡(luò)、電信和高端計(jì)算應(yīng)用。   安森美半導(dǎo)體亞太區(qū)標(biāo)準(zhǔn)產(chǎn)品部市場(chǎng)營銷副總裁麥滿權(quán)說:“安森美半導(dǎo)體新的時(shí)鐘模塊標(biāo)志著公司進(jìn)入頻率控制市場(chǎng),以充分發(fā)揮我們公司在高性能、超低抖動(dòng)時(shí)鐘分配領(lǐng)域奠定的長期領(lǐng)先地位。這
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選擇和表征鎖相環(huán)在定時(shí)和相位控制中的應(yīng)用

  •   鎖相環(huán)(PLL)廣泛應(yīng)用于無線通信,在基站中的主要用途是為發(fā)射器和接收器中的上變頻和下變頻電路提供一個(gè)穩(wěn)定的、低噪聲的射頻(RF)本地振蕩器(LO)。鑒于PLL本身的性能,它還可以用于控制其他許多電路中時(shí)鐘信號(hào)的定時(shí),而且在某些應(yīng)用中,如果使用得當(dāng)可以代替價(jià)格較貴的定時(shí)芯片。   大多數(shù)高速數(shù)字電路的設(shè)計(jì)工程師會(huì)在注重相位的應(yīng)用中選擇很貴的定時(shí)芯片,因?yàn)橥ǔ6际菍?duì)限定頻率范圍(通常是適合SONET/SDH頻率的線路速率)粗略地表征定時(shí)指標(biāo)。相比之下,PLL器件通常覆蓋了很寬的頻率范圍,而且在相位控制
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系統(tǒng)時(shí)鐘源的比較選擇及高性能PLL的發(fā)展趨勢(shì)

  • 在所有電子系統(tǒng)中,時(shí)鐘相當(dāng)于心臟,時(shí)鐘的性能和穩(wěn)定性直接決定著整個(gè)系統(tǒng)的性能。典型的系統(tǒng)時(shí)序時(shí)鐘信號(hào)的產(chǎn)生和分配包含多種功能,如振蕩器源、轉(zhuǎn)換至標(biāo)準(zhǔn)邏輯電平的部件以及時(shí)鐘分配網(wǎng)絡(luò)。這些功能可以由元器件芯片組或高度集成的單封裝來完成,如圖1所示。 系統(tǒng)時(shí)鐘源需要可靠、精確的時(shí)序參考,通常所用的就是晶體。本文將比較兩種主要的時(shí)鐘源——晶體振蕩器(XO,簡稱晶振)模塊和鎖相環(huán)(PLL)合成器,并探討高性能PLL的發(fā)展趨勢(shì)。? ? 圖1:安森美半導(dǎo)體提供的
  • 關(guān)鍵字: 時(shí)鐘源 選擇 PLL 發(fā)展   

系統(tǒng)時(shí)鐘源的比較及高性能PLL的趨勢(shì)

  • 在所有電子系統(tǒng)中,時(shí)鐘相當(dāng)于心臟,時(shí)鐘的性能和穩(wěn)定性直接決定著整個(gè)系統(tǒng)的性能。典型的系統(tǒng)時(shí)序時(shí)鐘信號(hào)的產(chǎn) ...
  • 關(guān)鍵字: 振蕩  鎖相環(huán)  PLL  同步  緩存  倍頻  動(dòng)態(tài)  

采用PLL技術(shù)的合成頻率源設(shè)計(jì)

  • 介紹分頻鎖相頻率合成技術(shù)。通過對(duì)鎖相環(huán)工作過程及相位噪聲等的基本原理的分析,采用PLL技術(shù)成功設(shè)計(jì)了1.8 GHz鎖相頻率源。
  • 關(guān)鍵字: PLL  合成  頻率源    

低噪聲、集成的VCO/PLL RF合成器滿足了無線基礎(chǔ)設(shè)施的需求(圖)

  • 無線通信應(yīng)用中的合成器
    在無線通信系統(tǒng)設(shè)計(jì)中,為混頻器與調(diào)制解調(diào)器生成本地振蕩器(LO)時(shí)鐘的合成器是決定系統(tǒng)性能高低的關(guān)鍵組件。其會(huì)直接降低系統(tǒng)性能裕量,進(jìn)而影響接收機(jī)的靈敏度、發(fā)送器的誤差矢量幅度(EVM
  • 關(guān)鍵字: 德州儀器  無線  基礎(chǔ)設(shè)施  需求  滿足  合成器  集成  VCO/PLL  RF  噪聲  
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