xilinx fpga 文章進(jìn)入xilinx fpga技術(shù)社區(qū)

【從零開始走進(jìn)FPGA】非同于MCU的獨(dú)立按鍵消抖動

　進(jìn)入電子，無處不用到按鍵， FPGA中的按鍵消抖動更是非同一般，并針對不同情況有相應(yīng)的對策。
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權(quán)威調(diào)查（七）：軟件是促成更多客戶使用FPGA的原因

　　Xilinx亞太區(qū)銷售及市場副總裁楊飛在2014歲末如此總結(jié)：以前FPGA廠商的目標(biāo)是填補(bǔ)ASIC和ASSP空白，現(xiàn)在我們說取代ASIC、ASSP，而我們現(xiàn)在要做的就是，不僅是硬件，還有軟件方面，讓系統(tǒng)級的架構(gòu)工程師和軟件編程工程師也能夠直接使用FPGA?！　ilinx亞太區(qū)銷售及市場副總裁楊飛　　因?yàn)镕PGA到今天為止，從來不乏風(fēng)險(xiǎn)投資公司的介入，但是三十多年以來，初創(chuàng)企業(yè)總是做不成、長不大，根本原因和最大挑戰(zhàn)不是說FPGA公司是硬件公司，因?yàn)槲覀兏臼且患腋丬浖墓?。FPGA就是把硬件變成軟件
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在使用CNN算法的云數(shù)據(jù)中心，Altera FPGA實(shí)現(xiàn)的加速功能具有優(yōu)異的每瓦性能

　　Altera公司今天宣布，微軟采用Altera Arria® 10 FPGA (現(xiàn)場可編程門陣列)實(shí)現(xiàn)基于CNN (卷積神經(jīng)網(wǎng)絡(luò))算法的數(shù)據(jù)中心加速功能，其每瓦性能非常優(yōu)異。這些算法通常用于圖像分類、圖像識別，以及自然語言處理等。　　微軟研究人員在云技術(shù)上不斷取得進(jìn)展，采用Arria 10開發(fā)套件和Arria 10 FPGA工程樣片，展示了每瓦40 GFLOPS的性能——數(shù)據(jù)中心業(yè)界最好的性能水平。而且，與GPGPU相比，在CNN平臺上，這一FPGA的性能功耗比是C
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一種面向云架構(gòu)的高性能網(wǎng)絡(luò)接口實(shí)現(xiàn)技術(shù)

　　0概述　　在傳統(tǒng)的電信IT產(chǎn)品中，高性能網(wǎng)絡(luò)接口一般采用特殊的硬件模塊來實(shí)現(xiàn)，比如網(wǎng)絡(luò)處理器、ASIC、FPGA等等。這些特殊硬件模塊一般會采用特殊的架構(gòu)和指令集對網(wǎng)絡(luò)數(shù)據(jù)收發(fā)過程進(jìn)行優(yōu)化以達(dá)到更好的性能。然而，這也相應(yīng)使得開發(fā)和維護(hù)這些模塊的成本非常的昂貴，同時(shí)還有一個(gè)無法解決的問題是基于這些特殊硬件模塊實(shí)現(xiàn)的網(wǎng)絡(luò)接口不能移植到云中，因?yàn)樗鼈兏布鸟詈隙忍吡恕Ｄ柖傻某霈F(xiàn)，使得通用處理器的性能得到了極大的提升，這也為基于通用處理器實(shí)現(xiàn)高性能網(wǎng)絡(luò)接口提供了可能，同時(shí)也為移植到云中提供了前提條
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Altera宣布通過與Mentor Graphics合作，推出業(yè)界領(lǐng)先的SoC FPGA系列產(chǎn)品虛擬原型

　　Altera公司今天宣布，與Mentor Graphics合作為嵌入式軟件開發(fā)人員提供同類最佳的Vista®虛擬平臺，它支持Altera全系列SoC FPGA，包括具有64位四核ARM® Cortex-A53處理器的第三代14 nm Stratix® 10 SoC。這些先進(jìn)的SoC虛擬平臺加速了整個(gè)產(chǎn)品生命周期中嵌入式軟件的開發(fā)，顯著縮短了產(chǎn)品面市時(shí)間，同時(shí)降低了成本。　　Mentor Graphics Vista SoC虛擬平臺是經(jīng)過預(yù)先開發(fā)的全功能ARM處理器子系統(tǒng)仿真
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Altera發(fā)售20 nm SoC

　　Altera公司今天開始發(fā)售其第二代SoC系列，進(jìn)一步鞏固了在SoC FPGA產(chǎn)品上的領(lǐng)先地位。Arria? 10 SoC是業(yè)界唯一在20 nm FPGA架構(gòu)上結(jié)合了ARM?處理器的可編程器件。與前一代SoC FPGA相比，Arria 10 SoC進(jìn)行了全面的改進(jìn)，支持實(shí)現(xiàn)性能更好、功耗更低、功能更豐富的嵌入式系統(tǒng)。Altera將在德國紐倫堡舉行的嵌入式世界2015大會上展示其基于SoC的解決方案，包括業(yè)界唯一的20 nm SoC FPGA。　　Altera的SoC產(chǎn)品市場資深總監(jiān)
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工程師分享：如何正確選擇電源模塊？

　　也許你常常會發(fā)現(xiàn)自己面臨相當(dāng)緊張的項(xiàng)目最后期限要求。舉例來說，你的經(jīng)理剛給你布置了為一個(gè)新電信系統(tǒng)設(shè)計(jì)電源的任務(wù)。設(shè)計(jì)從在FPGA上實(shí)現(xiàn)的概念證明開始，現(xiàn)在到了必須創(chuàng)造電源的時(shí)候。一個(gè)隔離式電源模塊提供12V電源，為先進(jìn)的ASIC、微控制器、FPGA和各種其他元件供電。一如既往，這些元件實(shí)際上充滿了電路板的空間，提供充分的電力、穩(wěn)定性、熱性能、低噪聲及可靠性需要挑戰(zhàn)物理定律。而你只有一個(gè)星期時(shí)間來創(chuàng)造這個(gè)電源。(嘆息)沒錯(cuò)，就是這樣，好戲開場了! 　　由于ASIC、微控制器和FPGA的大電流要求，你
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FPGA在數(shù)字信號處理中的簡單應(yīng)用

　　數(shù)字信號處理技術(shù)已經(jīng)成功運(yùn)用于信號地濾波、語音、圖像、音頻、信息系統(tǒng)、控制和儀表設(shè)備。可編程數(shù)字信號處理器在20 世紀(jì)70 年代地引入更是使DSP 技術(shù)突飛猛進(jìn)，取得巨大成功，這些PDSP 都是基于精簡指令集(RISC)計(jì)算機(jī)范例的架構(gòu)。它的優(yōu)勢源于大多說信號處理算法的乘-累加運(yùn)算(MAC)都是非常密集的。通過多級流水線架構(gòu)，PDSP 可以獲得僅受陣列乘法器的速度限制的MAC 速度。由此可以認(rèn)為FPGA 也能夠用來實(shí)現(xiàn)MAC 單元，且具有速度優(yōu)勢，但是，如果PDSP 能夠滿足所需要的MAC 速度，那么
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FPGA四大設(shè)計(jì)要點(diǎn)解析

　　本文敘述概括了FPGA應(yīng)用設(shè)計(jì)中的要點(diǎn)，包括，時(shí)鐘樹、FSM、latch、邏輯仿真四個(gè)部分。　　FPGA的用處比我們平時(shí)想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元(LE)。　　早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成，LE由LUT(查找表)和D觸發(fā)器構(gòu)成，RAM也往往容量非常小。　　現(xiàn)在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復(fù)雜，支持的IO類型也更多，而且內(nèi)部還集成了一
關(guān)鍵字： FPGA Testbench

經(jīng)驗(yàn)總結(jié)：FPGA時(shí)序約束的6種方法

　　對自己的設(shè)計(jì)的實(shí)現(xiàn)方式越了解，對自己的設(shè)計(jì)的時(shí)序要求越了解，對目標(biāo)器件的資源分布和結(jié)構(gòu)越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設(shè)計(jì)的時(shí)序約束目標(biāo)就會越清晰，相應(yīng)地，設(shè)計(jì)的時(shí)序收斂過程就會更可控。　　下文總結(jié)了幾種進(jìn)行時(shí)序約束的方法。按照從易到難的順序排列如下：　　0. 核心頻率約束　　這是最基本的，所以標(biāo)號為0。　　1. 核心頻率約束+時(shí)序例外約束　　時(shí)序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時(shí)序
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零基礎(chǔ)學(xué)FPGA（十五）Testbenth 很重要，前仿真全過程筆記（上篇）

　　上一篇文章我介紹了一下一片簡易CPU的設(shè)計(jì)，今天的課程我講仿真，也即前仿真。這次課程，小墨同學(xué)將和大家從建立工程開始，一步步梳理testbench的書寫過程，幫助大家對仿真有一個(gè)深刻的概念。以后在做項(xiàng)目時(shí)，不要?jiǎng)硬粍泳桶殉绦蛳碌桨遄永镎{(diào)試，看問題不對再去改程序，再下到板子里調(diào)試，如此往返，會浪費(fèi)大量的時(shí)間，簡單的項(xiàng)目還好，但是到了大型項(xiàng)目的話，是不可能有這么多時(shí)間讓我們這樣調(diào)的。因此，小墨同學(xué)在這里說，testbench很重要，做好了仿真，可以為我們節(jié)約大量的開發(fā)時(shí)間。　　下面我們開始吧~ 　　
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Xilinx憑借新型存儲器、3D-on-3D 和多處理SoC技術(shù)在16nm繼續(xù)遙遙領(lǐng)先

　　All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司今日宣布，其16nm UltraScale+™ 系列FPGA、3D IC和MPSoC憑借新型存儲器、3D-on-3D和多處理SoC(MPSoC)技術(shù)，再次實(shí)現(xiàn)了領(lǐng)先一代的價(jià)值優(yōu)勢。為實(shí)現(xiàn)更高的性能和集成度，UltraScale+ 系列還采用了全新的互聯(lián)優(yōu)化技術(shù)——SmartConnect。這些新的器件進(jìn)一步擴(kuò)展了賽靈思的UltraScale產(chǎn)品系列 (現(xiàn)從20nm 跨越至 16nm FPGA、SoC
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基于FPGA的高速PID控制器設(shè)計(jì)與仿真

　　在CNC(電腦數(shù)控)加工、激光切割、自動化磨輥弧焊系統(tǒng)、步進(jìn)/伺服電機(jī)控制及其他由電機(jī)控制的機(jī)械組裝定位運(yùn)動控制系統(tǒng)中，PID控制器應(yīng)用得非常廣泛。其設(shè)計(jì)技術(shù)成熟，長期以來形成了典型的結(jié)構(gòu)，參數(shù)整定方便，結(jié)構(gòu)更改靈活，能滿足一般控制的要求。　　此類運(yùn)動控制系統(tǒng)的被控量常為速度、角度等模擬量，被控量與設(shè)定值之間的誤差值經(jīng)離散化處理后，可由數(shù)字PID控制器實(shí)現(xiàn)的控制算法加以運(yùn)算，最后再轉(zhuǎn)換為模擬量反饋給被控對象，這就是PID控制中常用的近似逼近原理。　　采用這種結(jié)構(gòu)設(shè)計(jì)的控制系統(tǒng)，其性能只能與原連
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基于FPGA的跨時(shí)鐘域信號處理——借助存儲器

　　為了達(dá)到可靠的數(shù)據(jù)傳輸，借助存儲器來完成跨時(shí)鐘域通信也是很常用的手段。在早期的跨時(shí)鐘域設(shè)計(jì)中，在兩個(gè)處理器間添加一個(gè)雙口RAM或者FIFO來完成相互間的數(shù)據(jù)交換是很常見的做法。如今的FPGA大都集成了一些用戶可靈活配置的存儲塊，因此，使用開發(fā)商提供的免費(fèi)IP核可以很方便的嵌入一些常用的存儲器來完成跨時(shí)鐘域數(shù)據(jù)傳輸?shù)娜蝿?wù)。使用內(nèi)嵌存儲器和使用外部擴(kuò)展存儲器的基本原理是一樣的，如圖1所示。　　 ? 　　圖1 借助存儲器的跨時(shí)鐘域傳輸　　雙口RAM更適合于需要互通信的設(shè)計(jì)，只要雙方
關(guān)鍵字： FPGA 存儲器

如何用PMIC快速、輕松且劃算的為FPGA供電

　　如果你是一名研究現(xiàn)場可編程門陣列(FPGA)的工程師，你就應(yīng)該知道這些器件的高效運(yùn)行需要優(yōu)化的電源序列。使用離散組件來滿足這些特定的電源需求通常需要一個(gè)額外的離散排序器或微控制器。然而，對于小外形尺寸應(yīng)用來說，找到合適的部件常常會增加成本、時(shí)間，甚至外形尺寸，而這樣就不能滿足客戶的技術(shù)規(guī)格了。　　如果你不想這么麻煩，不妨考慮一下電源管理集成電路(PMIC)。它主要有三方面的優(yōu)勢：　　這是一款滿足你整個(gè)系統(tǒng)電源需要的單芯片解決方案。　　他提供對所有電壓軌的電源監(jiān)控，使你能夠確認(rèn)電源軌在系統(tǒng)技
關(guān)鍵字： PMIC FPGA

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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]