xilinx fpga 文章進(jìn)入xilinx fpga技術(shù)社區(qū)

基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器

0引言快速傅里葉變換(FFT)在雷達(dá)、通信和電子對抗等領(lǐng)域有廣泛應(yīng)用。近年來現(xiàn)場可編程門陣列(FPG...
關(guān)鍵字： FPGA FFT 移位寄存器

基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路的設(shè)計(jì)

在數(shù)字電路設(shè)計(jì)中，當(dāng)需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時(shí)，往往很快就想到利...
關(guān)鍵字： FPGA CPLD 寬脈沖信號 ISP

利用Virtex-5LXT應(yīng)對串行背板接口設(shè)計(jì)挑戰(zhàn)

采用串行技術(shù)進(jìn)行高端系統(tǒng)設(shè)計(jì)已占很大比例。在《EETimes》雜志最近開展的一次問卷調(diào)查中，有92%的受訪者...
關(guān)鍵字： FPGA Virtex-5LXT 嵌入式串行背板接口

基于VHDL語言的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)

0引言傳統(tǒng)的定時(shí)器硬件連接比較復(fù)雜，可靠性差，而且計(jì)時(shí)時(shí)間短，難以滿足需要。本設(shè)計(jì)采用可編程芯片...
關(guān)鍵字： FPGA VHDL 定時(shí)器 EP1C6Q240C8

可編程ASIC器件主從式下載開發(fā)系統(tǒng)的設(shè)計(jì)

1引言當(dāng)前在EDA領(lǐng)域，只要具備臺式或筆記本電腦并裝有工具軟件，就可以方便地對可編程ASIC（CPLD/FPGA）...
關(guān)鍵字： FPGA ASIC 嵌入式 EDA ISP

基于FPGA實(shí)現(xiàn)VLIW微處理器的設(shè)計(jì)與實(shí)現(xiàn)

超長指令字VLIW(VeryLongInstructionWord)微處理器架構(gòu)采用了先進(jìn)的清晰并行指令設(shè)計(jì)[1]。VLIW微處...
關(guān)鍵字： FPGA VLIW 微處理器

多功能數(shù)據(jù)采集處理系統(tǒng)實(shí)現(xiàn)

介紹了一種基于FPGA和DSP的多功能高速數(shù)據(jù)采集處理系統(tǒng)的設(shè)計(jì)，該系統(tǒng)的數(shù)據(jù)采集速度最高可達(dá)到105 Msps ,運(yùn)算能力強(qiáng)，通過更改軟件可適用于大部分的高速數(shù)據(jù)處理場合，具有較強(qiáng)的通用性。
關(guān)鍵字：數(shù)據(jù)采集 FPGA DSP 201007

基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器設(shè)計(jì)與實(shí)

設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的256點(diǎn)定點(diǎn)FFT處理器。處理器以基-2算法為基礎(chǔ)，通過采用高效的兩路輸入移位寄存器流水線結(jié)構(gòu)，有效提高了碟形運(yùn)算單元的運(yùn)算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數(shù)據(jù)吞吐量，并且使得處理器具有良好的可擴(kuò)展性。詳細(xì)描述了具體設(shè)計(jì)的算法結(jié)構(gòu)和各個模塊的實(shí)現(xiàn)。設(shè)計(jì)采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設(shè)計(jì)仿真工具進(jìn)行設(shè)計(jì)、綜合和仿真，仿真結(jié)果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。
關(guān)鍵字： FPGA FFT 移位寄存器流水線結(jié)構(gòu)

基于FPGA的增量型光電編碼器抗抖動二倍頻電路設(shè)計(jì)

從增量型光電編碼器的構(gòu)造特點(diǎn)出發(fā)，分析其輸出信號中引起抖動誤碼脈沖的原因。根據(jù)編碼器兩相輸出信號(A相、B相)不能同時(shí)跳變的特點(diǎn)，設(shè)計(jì)了一種高精度抗抖動二倍頻電路，能有效濾除信號的干擾脈沖。
關(guān)鍵字： FPGA 增量光電編碼器抖動

基于FPGA的彩色圖像Bayer變換實(shí)現(xiàn)

利用飛速發(fā)展的FPGA技術(shù)，在圖像采集前端實(shí)現(xiàn)Bayer插值變換。比較了常用的3種插值方法，選用計(jì)算復(fù)雜度較高但圖像質(zhì)量最佳的Optimal Recovery方法。采用Lattice的FPGA芯片LFECP2-M50，實(shí)現(xiàn)1 208×1 024圖像，12 f／s，實(shí)時(shí)Bayer轉(zhuǎn)換。給出了實(shí)時(shí)采集圖像結(jié)果，顯示了插值變換前的原始圖像，計(jì)算了變換后圖像的峰值信噪比PSNR。
關(guān)鍵字： Bayer FPGA 彩色圖像變換

基于FPGA的自適應(yīng)譜線增強(qiáng)系統(tǒng)設(shè)計(jì)

在此基于Altera公司的現(xiàn)場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設(shè)計(jì)了自適應(yīng)譜線增強(qiáng)(ALE)處理系統(tǒng)。以FPGA為處理核心,實(shí)現(xiàn)數(shù)據(jù)采樣控制、數(shù)據(jù)延時(shí)控制、LMS核心算法和輸出存儲控制等。充分利用FPGA高速的數(shù)據(jù)處理能力和豐富的片內(nèi)乘法器,設(shè)計(jì)了LMS算法的流水線結(jié)構(gòu),保證整個系統(tǒng)具有高的數(shù)據(jù)吞吐能力和處理速度。并且通過編寫相應(yīng)的VHDL程序在QuartusⅡ軟件上進(jìn)行仿真,仿真結(jié)果表明該設(shè)計(jì)可以快速、準(zhǔn)確地實(shí)現(xiàn)自適應(yīng)譜線增強(qiáng)。
關(guān)鍵字： FPGA 譜線系統(tǒng)設(shè)計(jì)

基于FPGA和DDS技術(shù)的正弦信號發(fā)生器設(shè)計(jì)

該系統(tǒng)由FPGA、單片機(jī)控制模塊、鍵盤、LED顯示組成，采用直接數(shù)字頻率合成(DDS)，D／A以及實(shí)時(shí)計(jì)算波形值等技術(shù)，設(shè)計(jì)出具有頻率設(shè)置功能，頻率步進(jìn)為100 Hz，頻率范圍為1 kHz～10 MHz之間正弦信號發(fā)生器。該系統(tǒng)的頻率范圍寬，步進(jìn)小，頻率精度較高。
關(guān)鍵字： FPGA DDS 正弦信號發(fā)生器

用Xilinx FPGA適應(yīng)不斷變化的廣播視頻潮流

電視臺的演播室需要在不替換龐大的以同軸電纜構(gòu)建的基礎(chǔ)架構(gòu)的情況下，將模擬音頻和視頻轉(zhuǎn)換為數(shù)字音頻和...
關(guān)鍵字： FPGA 廣播視頻 SDI HD AVC 視頻編碼

一種基于FPGA的自適應(yīng)譜線增強(qiáng)系統(tǒng)的設(shè)計(jì)

0引言在信號采集與處理中，常只關(guān)心具有較窄帶寬和較強(qiáng)周期特征的信號，這時(shí)寬帶噪聲成為必須濾除...
關(guān)鍵字：信號處理 FPGA ALE 自適應(yīng)濾波

Altium開展系列設(shè)計(jì)培訓(xùn)會獻(xiàn)力“全國電子專業(yè)人才設(shè)計(jì)與技能大賽”

　　近日，作為2010年“全國電子專業(yè)人才設(shè)計(jì)與技能大賽”官方協(xié)辦單位，Altium于6月5日至6日及6月12日至13日分兩批在大連、北京、青島、蘇州、西安、鄭州、杭州和成都共八個城市為預(yù)選賽階段參賽選手提供“Altium Designer設(shè)計(jì)專題技術(shù)”培訓(xùn)輔導(dǎo)。此次Altium與工信部人才交流中心的戰(zhàn)略合作旨在為培養(yǎng)電子行業(yè)的創(chuàng)新型專業(yè)人才提供最先進(jìn)的技術(shù)和最好的平臺。　　本次系列培訓(xùn)會共吸引了超過700位大賽選手和指導(dǎo)老師親臨現(xiàn)場。Altium專業(yè)技
關(guān)鍵字： Altium 電子設(shè)計(jì) FPGA

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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]