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基于FPGA的智能控制器設(shè)計(jì)及測(cè)試方法研究

摘要：通過(guò)模糊自整定PID控制器的設(shè)計(jì)，本文提出了一種基于VHDL描述、DSP Builder和Modelsim混合仿真、FPGA實(shí)現(xiàn)的智能控制器設(shè)計(jì)及測(cè)試新方法。首先，通過(guò)MATLAB仿真，得出智能控制器的結(jié)構(gòu)和參數(shù)。然后，基于VHDL進(jìn)行智能控制器的數(shù)字化實(shí)現(xiàn)及其開(kāi)環(huán)測(cè)試。在此基礎(chǔ)上，通過(guò)分析一般智能控制器的測(cè)試特點(diǎn)，采用DSP Builder構(gòu)建閉環(huán)測(cè)試系統(tǒng)，Modelsim運(yùn)行DSP Builder生成文件來(lái)驗(yàn)證QuartusII中所做VHDL設(shè)計(jì)的測(cè)試方法。實(shí)驗(yàn)表明，該測(cè)試方法能有效模擬控制器的
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Stratix II FPGA系統(tǒng)電源設(shè)計(jì)

基于MAX1951的諸多特點(diǎn)，本文給出了采用該器件為Stratix II FPGA系統(tǒng)供電以降低其功耗的設(shè)計(jì)方案。
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Altera宣布其Cyclone III FPGA提供對(duì)EtherCAT IP支持

　　Altera公司日前宣布為EtherCAT技術(shù)協(xié)會(huì)的EtherCAT協(xié)議提供知識(shí)產(chǎn)權(quán)(IP)支持。此前IP是針對(duì)Cyclone® II器件，現(xiàn)在將針對(duì)Altera新的低成本、低功耗Cyclone III FPGA。　　EtherCAT技術(shù)協(xié)會(huì)執(zhí)行總監(jiān)Martin Rostan說(shuō)：“在競(jìng)爭(zhēng)非常激烈的工廠自動(dòng)化設(shè)備市場(chǎng)上，企業(yè)正在尋找能夠迅速突出產(chǎn)品優(yōu)勢(shì)的新功能和特性。Cyclone III FPGA實(shí)現(xiàn)對(duì)EtherCAT的支持，使設(shè)計(jì)人員能夠以高性?xún)r(jià)比方式，輕松加入實(shí)時(shí)以太網(wǎng)功能?！? 　　
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利用FPGA實(shí)現(xiàn)UART的設(shè)計(jì)

引言　　隨著計(jì)算機(jī)技術(shù)的發(fā)展和廣泛應(yīng)用，尤其是在工業(yè)控制領(lǐng)域的應(yīng)用越來(lái)越廣泛，計(jì)算機(jī)通信顯的尤為重要。串行通信雖然使設(shè)備之間的連線(xiàn)大為減少，但隨之帶來(lái)串／并轉(zhuǎn)換和位計(jì)數(shù)等問(wèn)題，這使串行通信技術(shù)比并行通信技術(shù)更為復(fù)雜。串／并轉(zhuǎn)換可用軟件實(shí)現(xiàn)，也可用硬件實(shí)現(xiàn)。用軟件實(shí)現(xiàn)串行傳送大多采用循環(huán)移位指令將一個(gè)字節(jié)由高位到低位(或低位到高位)一位一位依次傳送，這種方法雖然簡(jiǎn)單但速度慢，而且大量占用CPU的時(shí)間，影響系統(tǒng)的性能。更為方便的實(shí)現(xiàn)方法是用硬件，目前微處理器串行接口常用的LSI 芯片是UART(通用異
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降低FPGA功耗的設(shè)計(jì)

　　使用這些設(shè)計(jì)技巧和ISE功能分析工具來(lái)控制功耗　　新一代 FPGA的速度變得越來(lái)越快，密度變得越來(lái)越高，邏輯資源也越來(lái)越多。那么如何才能確保功耗不隨這些一起增加呢？很多設(shè)計(jì)抉擇可以影響系統(tǒng)的功耗，這些抉擇包括從顯見(jiàn)的器件選擇到細(xì)小的基于使用頻率的狀態(tài)機(jī)值的選擇等。　　為了更好地理解本文將要討論的設(shè)計(jì)技巧為什么能夠節(jié)省功耗，我們先對(duì)功耗做一個(gè)簡(jiǎn)單介紹。　　功耗包含兩個(gè)因素：動(dòng)態(tài)功耗和靜態(tài)功耗。動(dòng)態(tài)功耗是指對(duì)器件內(nèi)的容性負(fù)載充放電所需的功耗。它很大程度上取決于頻率、電壓和負(fù)載
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擴(kuò)頻通信系統(tǒng)的FPGA實(shí)現(xiàn)

　　擴(kuò)頻通信自上世紀(jì)50年代中期被美國(guó)軍方開(kāi)始研究以來(lái)，一直為軍事通信所獨(dú)占，廣泛應(yīng)用于軍事通信、電子對(duì)抗以及導(dǎo)航、測(cè)量等各個(gè)領(lǐng)域。進(jìn)入上世紀(jì)90年代以后，擴(kuò)頻通信又開(kāi)始向各種民用通信領(lǐng)域發(fā)展，典型的如CDMA和GPS等。應(yīng)用最廣的是直接序列擴(kuò)頻方式(DSSS)。它是將待傳送的信息數(shù)據(jù)被偽隨機(jī)碼調(diào)制，實(shí)現(xiàn)頻譜擴(kuò)展后再傳輸，接收端則采用相同的編碼進(jìn)行解調(diào)及相關(guān)處理，恢復(fù)原始信息數(shù)據(jù)。　　本文采用VHDL語(yǔ)言、Altera公司的集成開(kāi)發(fā)環(huán)境QuartusII 6.0和Cyclone系列芯片EPlC3T14
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快速實(shí)現(xiàn)基于FPGA的脈動(dòng)FIR濾波器

引言　　目前，用FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)實(shí)現(xiàn)FIR(有限沖擊響應(yīng))濾波器的方法大多利用FPGA中LUT(查找表)的特點(diǎn)采用DA(分布式算法)或CSD碼等方法，將乘加運(yùn)算操作轉(zhuǎn)化為位與、加減和移位操作。這些結(jié)構(gòu)需要占用器件較多的LE(邏輯元件)資源，設(shè)計(jì)周期長(zhǎng)，工作頻率低，實(shí)時(shí)性差。本文提出一種基于Stratix系列FPGA器件的新的實(shí)時(shí)高速脈動(dòng)FIR濾波器的快速實(shí)現(xiàn)方法。利用FGPA集成的DSP(數(shù)字信號(hào)處理器)乘加模塊定制卷積運(yùn)算單元，利用VHDL(甚高速集成電路硬件描述語(yǔ)言)元件例化語(yǔ)句快
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采用FPGA的圖像采集卡的設(shè)計(jì)

　　現(xiàn)代化生產(chǎn)和科學(xué)研究對(duì)視頻圖像采集系統(tǒng)的要求日益提高。傳統(tǒng)的圖像采集卡速度慢、處理功能簡(jiǎn)單、采用分立元件、電路非常復(fù)雜；而且可靠性差、不易調(diào)試、不能很好地滿(mǎn)足特殊要求。FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)是專(zhuān)用集成電路中集成度最高的一種，用戶(hù)可對(duì)FPGA內(nèi)部的邏輯模塊和I／O模塊重新配置，以實(shí)現(xiàn)用戶(hù)所需邏輯功能。用戶(hù)對(duì)FPGA的編程數(shù)據(jù)放入芯片，通過(guò)上電加載到FPGA中，對(duì)其進(jìn)行初始化；也可在線(xiàn)對(duì)其編程，實(shí)現(xiàn)系統(tǒng)在線(xiàn)重構(gòu)。基于FPGA技術(shù)的圖像采集主要是通過(guò)集成的FPGA開(kāi)發(fā)板，使用軟件編程把圖像的采集控制程
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利用Virtex-5 FPGA降低功耗

在本文中，我將分析功耗降低所帶來(lái)的好處。還將介紹 Virtex-5 器件中所使用的多種技術(shù)和結(jié)構(gòu)上的革新，它們能提供功耗最低的解決方案，并且不會(huì)在性能上有任何折扣。
關(guān)鍵字： Virtex FPGA 低功耗

基于FPGA的OQPSK解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)

根據(jù)軟件無(wú)線(xiàn)電的思想，以FPGA器件為核心實(shí)現(xiàn)了OQPSK的解調(diào)，大部分功能由FPGA內(nèi)部資源來(lái)實(shí)現(xiàn)。
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基于FPGA的多種分頻設(shè)計(jì)與實(shí)現(xiàn)

引言　　分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來(lái)進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過(guò)自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，這種方式只消耗不多的邏輯單元就可以達(dá)到對(duì)時(shí)鐘操作的目的。 1 整數(shù)分頻器的設(shè)計(jì) 1.1 偶數(shù)倍分頻　　偶數(shù)分頻器的實(shí)現(xiàn)非常簡(jiǎn)單，通過(guò)計(jì)數(shù)器計(jì)數(shù)就完全可以實(shí)現(xiàn)。如進(jìn)行N倍偶數(shù)分頻，就可以通過(guò)由待
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基于FPGA的以太網(wǎng)視頻廣播接收系統(tǒng)的設(shè)計(jì)

本文介紹了一種實(shí)用的基于FPGA的以太網(wǎng)視頻廣播接收系統(tǒng)，由于采用了FPGA技術(shù)，使得系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，可靠性高。
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Xilinx推出SPARTAN-3AN入門(mén)套件

Xilinx, Inc. 宣布低成本Spartan™-3AN入門(mén)套件開(kāi)始提供。該套件是寬帶接入、數(shù)字顯示屏、機(jī)頂盒、數(shù)據(jù)采集和低功耗移動(dòng)以及手持設(shè)備等需要更高系統(tǒng)集成度或安全性能的大批量非易失應(yīng)用原型設(shè)計(jì)的選擇。　　保證開(kāi)箱即用（Out-of-the-box）　　該入門(mén)套件配備了必要的硬件、軟件工具、評(píng)估板、電源、參考設(shè)計(jì)和其它附件，因此用戶(hù)可在數(shù)分鐘內(nèi)上手，真正保證了開(kāi)箱即用的功能。SPARTAN-3AN器件采用了DeviceDN
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基于FPGA系統(tǒng)易測(cè)試性的研究

引言　　現(xiàn)代科技對(duì)系統(tǒng)的可靠性提出了更高的要求，而FPGA技術(shù)在電子系統(tǒng)中應(yīng)用已經(jīng)非常廣泛，因此FPGA易測(cè)試性就變得很重要。要獲得的FPGA內(nèi)部信號(hào)十分有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計(jì)調(diào)試和檢驗(yàn)變成設(shè)計(jì)中最困難的一個(gè)流程。另一方面，當(dāng)前幾乎所有的像CPU、DSP、ASIC等高速芯片的總線(xiàn)，除了提供高速并行總線(xiàn)接口外，正迅速向高速串行接口的方向發(fā)展，F(xiàn)PGA也不例外。每一條物理鏈路的速度從600 Mbps到10 Gbps，高速I(mǎi)／O的測(cè)試和驗(yàn)證更成為傳統(tǒng)專(zhuān)注于FPG
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如何采用FPGA協(xié)處理器實(shí)現(xiàn)算法加速

本文主要研究了代碼加速和代碼轉(zhuǎn)換到硬件協(xié)處理器的方法。
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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類(lèi)，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿(mǎn)足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿(mǎn)足各類(lèi)高端應(yīng)用，如Virtex系列，用戶(hù)可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿(mǎn)足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開(kāi)發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]