xilinx fpga 文章進(jìn)入xilinx fpga技術(shù)社區(qū)

基于FPGA的LVDS模塊在DAC系統(tǒng)中的應(yīng)用

介紹了LVDS技術(shù)的原理，對LVDS接口在高速數(shù)據(jù)傳輸系統(tǒng)中的應(yīng)用做了簡要的分析，著重介紹了基于FPGA的LVDS_TX模塊的應(yīng)用，并通過其在DAC系統(tǒng)中的應(yīng)用實驗進(jìn)一步說明了LVDS接口的優(yōu)點(diǎn)。
關(guān)鍵字： LVDS接口高速數(shù)據(jù)傳輸 FPGA

基于EDMA的FPGA與DSP之間圖像高速穩(wěn)定數(shù)據(jù)傳輸?shù)牡脑O(shè)計與實現(xiàn)

設(shè)計了在FPGA與DSP之間進(jìn)行圖像數(shù)據(jù)傳輸?shù)挠布Y(jié)構(gòu)，介紹了EDMA的工作原理、傳輸參數(shù)配置和EDMA的傳輸流程。在開發(fā)的實驗平臺上實現(xiàn)了這一傳輸過程。借助TI公司的DSP調(diào)試平臺CCS把接收到的圖像數(shù)據(jù)恢復(fù)成圖像，驗證了傳輸過程的正確性和穩(wěn)定性。
關(guān)鍵字： EDMA 數(shù)據(jù)傳輸 FPGA

基于D類功率放大的高效率音頻功率放大器設(shè)計

為提高功放效率，以適應(yīng)現(xiàn)代社會高效、節(jié)能和小型化的發(fā)展趨勢，以D類功率放大器為核心，以單片機(jī)89C51和可編程邏輯器件（FPGA）進(jìn)行控制及時數(shù)據(jù)的處理，實現(xiàn)了對音頻信號的高效率放大。系統(tǒng)最大不失真輸出功率大于1 W,可實現(xiàn)電壓放大倍數(shù)1~20連續(xù)可調(diào)，并增加了短路保護(hù)斷電功能，輸出噪聲低。系統(tǒng)可對功率進(jìn)行計算顯示，具有4位數(shù)字顯示，精度優(yōu)于5%
關(guān)鍵字：音頻放大器 D類功率放大 FPGA

基于PXI總線的航天設(shè)備測試用高精度恒流源的設(shè)計與實現(xiàn)

給出了一種基于PXI總線的高精度恒流源的實現(xiàn)方法，介紹了其電路各個組成部分。測量結(jié)果其精度和分辨率均為15．7位，可應(yīng)用于要求高精度的測試系統(tǒng)。
關(guān)鍵字：高精度恒流源 PXI總線 FPGA

基于FPGA的可配置判決反饋均衡器的設(shè)計

在移動通信和高速無線數(shù)據(jù)通信中，多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致數(shù)據(jù)傳輸時不可避免的產(chǎn)生碼間干擾，成為影響通信質(zhì)量的主要因素，而信道的均衡技術(shù)可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應(yīng)用廣泛得對付多徑干擾得措施。
關(guān)鍵字：無線數(shù)據(jù)通訊可配置均衡器 FPGA

基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計方案

這里以CAN總線通信接口為例，詳細(xì)論述了基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計方案。
關(guān)鍵字：光電隔離 CAN總線轉(zhuǎn)換器 FPGA

借助MATLAB算法數(shù)學(xué)模型實現(xiàn)FPGA浮點(diǎn)定點(diǎn)轉(zhuǎn)換

當(dāng)創(chuàng)建一個 DSP 算法的數(shù)學(xué)模型時，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個算法轉(zhuǎn)換為在 FPGA 上實現(xiàn)的定點(diǎn)模型是一個復(fù)雜的、可從 AccelDSP Synthesis 綜合工具提供的自動化、加速和可視化功能中大大受益的過程。
關(guān)鍵字： DSP算法 matlab FPGA

基于Xilinx FPGA的嵌入式Linux設(shè)計流程

結(jié)合FPGA和Linux雙方優(yōu)勢，可以很好地滿足嵌入式系統(tǒng)設(shè)計需求，量體裁衣，去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
關(guān)鍵字：操作系統(tǒng)加載 Linux FPGA

FPGA跨時鐘域異步時鐘設(shè)計的幾種同步策略

實際的工程中，純粹單時鐘系統(tǒng)設(shè)計的情況很少，特別是設(shè)計模塊與外圍芯片的通信中，跨時鐘域的情況經(jīng)常不可避免。如果對跨時鐘域帶來的亞穩(wěn)態(tài)、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當(dāng)，將導(dǎo)致系統(tǒng)無法運(yùn)行。本文總結(jié)出了幾種同步策略來解決跨時鐘域問題。
關(guān)鍵字：跨時鐘域同步時序 FPGA

基于SPI Flash實現(xiàn)FPGA的復(fù)用配置

SPI(Serial Peripheral Interface，串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占用4根線，不僅節(jié)約了芯片的引腳，同時在PCB的布局上還節(jié)省空間。正是出于這種簡單、易用的特性，現(xiàn)在越來越多的芯片集成了這種通信協(xié)議。
關(guān)鍵字：復(fù)用編程 SPIFlash FPGA

利用FPGA的M4K作為移位寄存器的邏輯分析儀設(shè)計

采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ為軟件平臺，用硬件描速語言設(shè)計了一個具有變頻采樣時鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設(shè)計方案利用FPGA內(nèi)部的M4K決作為移位寄存器不斷地進(jìn)行讀進(jìn)數(shù)據(jù)的方式，提高了工作速度、性能穩(wěn)定性以及分析的范圍和質(zhì)量。該邏輯分析儀實現(xiàn)簡單，價格低，具有較高的使用價值。
關(guān)鍵字：采樣模式邏輯分析儀 FPGA

基于FPGA的VLIW微處理器的設(shè)計與實現(xiàn)

超長指令字VLIW微處理器架構(gòu)采用了先進(jìn)的清晰并行指令設(shè)計。VLIW微處理器的最大優(yōu)點(diǎn)是簡化了處理器的結(jié)構(gòu)，刪除了處理器內(nèi)部許多復(fù)雜的控制電路，它能從應(yīng)用程序中提取高度并行的指令數(shù)據(jù)，并把這些機(jī)器指
關(guān)鍵字： VLIW微處理器并行指令控制 FPGA

FPGA設(shè)計系統(tǒng)時鐘的影響因素及其分析

時鐘是整個電路最重要、最特殊的信號，系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進(jìn)行，這就要求時鐘信號時延差要非常小，否則就可能造成時序邏輯狀態(tài)出錯；因而明確FPGA設(shè)計中決定系統(tǒng)時鐘的因素，盡量較小時鐘的延時對保證設(shè)計的穩(wěn)定性有非常重要的意義。
關(guān)鍵字：信號時延系統(tǒng)時鐘 FPGA

JavaCard指令處理器的FPGA設(shè)計和實現(xiàn)

給出了一種基于微碼的JavaCard指令處理器的FPGA設(shè)計和實現(xiàn)，以此JavaCard CPU為核心搭建的測試平臺已集成在一塊FPGA上實現(xiàn)。
關(guān)鍵字： JavaCard 復(fù)雜指令集 FPGA

基于FPGA的LBS控制器設(shè)計

通過對LBS控制器的控制信號、LBS總線讀寫操作時序、LBS狀態(tài)機(jī)進(jìn)行分析，設(shè)計并實現(xiàn)了一個高效、可靠的LBS控制器來實現(xiàn)FPGA和PEX8311的通信系統(tǒng)，在PEX8311和FPGA接口中運(yùn)行狀態(tài)正常，穩(wěn)定性強(qiáng)，成功應(yīng)用于某視頻采集卡、某PCIe數(shù)據(jù)采集卡等，基于FPGA設(shè)計的LBS控制器具有靈活性強(qiáng)、可編程能力強(qiáng)、適應(yīng)性強(qiáng)等優(yōu)點(diǎn)。
關(guān)鍵字： LBS控制器 PEX8311 FPGA

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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間 [ 查看詳細(xì) ]