xilinx fpga 文章進(jìn)入xilinx fpga技術(shù)社區(qū)

一種基于FPGA的嵌入式塊SRAM的設(shè)計

文章中提出了一種應(yīng)用于FPGA的嵌入式可配置雙端口的塊存儲器。該存儲器包括與其他電路的布線接口、可配置邏輯、可配置譯碼、高速讀寫電路。在編程狀態(tài)下，可對所有存儲單元進(jìn)行清零，且編程后為兩端口獨(dú)立的雙端存儲器。
關(guān)鍵字：塊存儲器雙端口 FPGA

利用混合信號FPGA和先進(jìn)的軟件工具實現(xiàn)簡易系統(tǒng)設(shè)計

過去十多年間出現(xiàn)了兩類集成處理器的FPGA：帶有處理器軟核的FPGA和帶有處理器硬核的FPGA。它們各有其優(yōu)缺點(diǎn)，但其中有些FPGA得以幸存，有的卻慘遭淘汰。問題在于嵌入式與 FPGA 設(shè)計人員的設(shè)計流程和相反特性究竟在多大程度上阻礙了這些器件的快速采納。
關(guān)鍵字：處理器軟核嵌入式領(lǐng)域 FPGA

基于FPGA的信號小波實時處理方法

根據(jù)小波去噪的原理及特點(diǎn)，提出了用 FPGA實現(xiàn)小波實時信號處理的方法。實驗結(jié)果證明采用FPGA實現(xiàn)小波信號處理能在低信噪比的情況下有效去除噪聲，同時能夠滿足信號處理系統(tǒng)的實時性要求。
關(guān)鍵字：小波去噪信噪比 FPGA

多相結(jié)構(gòu)采樣率變換器的FPGA實現(xiàn)

采樣率變換器是多采樣率系統(tǒng)的一個重要組成部分。詳細(xì)討論了有理數(shù)采樣率變換器的原理，同時結(jié)合多采樣率系統(tǒng)網(wǎng)絡(luò)的等效變換和FIR濾波器的多相分解形式[1～2]，給出了適合于硬件實現(xiàn)的一種高效的多相結(jié)構(gòu)，并在Altera公司的FPGA芯片EP1C3T144C6上進(jìn)行了實現(xiàn)與驗證。
關(guān)鍵字：多采樣率系統(tǒng) 多相結(jié)構(gòu) FPGA

激光告警系統(tǒng)的異步FIFO設(shè)計

介紹了在激光告警系統(tǒng)中采用異步FIFO解決A/D數(shù)據(jù)采樣與FPGA數(shù)據(jù)處理模塊之間的不同速率匹配問題。在分析異步FIFO設(shè)計難點(diǎn)基礎(chǔ)上，提出利用Gray碼計數(shù)器作為讀寫地址編碼，有效地同步了異步信號，避免了亞穩(wěn)態(tài)現(xiàn)象的產(chǎn)生，給不同速率間的數(shù)據(jù)傳輸提供了一種有效的解決方案。
關(guān)鍵字：異步FIFO A/D數(shù)據(jù)采樣 FPGA

ISE 12設(shè)計套件開啟FPGA生產(chǎn)力新時代

賽靈思公司(Xilinx)最新推出的ISE 12軟件設(shè)計套件，實現(xiàn)了具有更高設(shè)計生產(chǎn)力的功耗和成本的突破性優(yōu)化。ISE設(shè)計套件首次利用“智能”時鐘門控技術(shù)，將動態(tài)功耗降低多達(dá)30%。此外，該新型套件還提供了基于時序的高級設(shè)計保存功能、為即插即用設(shè)計提供符合AMBA 4 AXI4 規(guī)范的IP支持，同時具備第四代部分重配置功能的直觀設(shè)計流程，可降低多種高性能應(yīng)用的系統(tǒng)成本。
關(guān)鍵字： Xilinx 設(shè)計套件 FPGA

基于FPGA 的二維提升小波變換IP核設(shè)計

提出了一種高效并行的二維離散提升小波(DWT)變換結(jié)構(gòu)，該結(jié)構(gòu)只需要7 行數(shù)據(jù)緩存，即可實現(xiàn)行和列方向同時進(jìn)行濾波變換。
關(guān)鍵字：小波變換數(shù)據(jù)緩存 FPGA IP核

基于FPGA控制的IDE磁盤陣列設(shè)計

設(shè)計了一種基于FPGA控制的高速數(shù)據(jù)存儲系統(tǒng)。該系統(tǒng)采用FPGA實現(xiàn)了對四個符合ATA-6規(guī)范的、RAID 0配置的IDE磁盤陣列的管理，并配合四個SDRAM實現(xiàn)對數(shù)據(jù)的高速穩(wěn)定存儲。該磁盤陣列同時掛四個IDE硬盤，平均數(shù)據(jù)流達(dá)到200MB/s，峰值傳輸速率達(dá)到800MB/s，也可以擴(kuò)展更多硬盤，構(gòu)成大容量的磁盤陣列。
關(guān)鍵字：高速數(shù)據(jù)存儲 IDE磁盤陣列 FPGA

軟件無線電數(shù)字下變頻技術(shù)研究及FPGA實現(xiàn)

在數(shù)字下變頻系統(tǒng)實現(xiàn)方案中，輸入的模擬中頻信號經(jīng)過高速A/D采樣數(shù)字化后與數(shù)控振蕩器NCO(Numerically Controlled Osillator)產(chǎn)生的正交本振信號混頻，然后再由抽取濾波模塊進(jìn)行處理，以輸出低速的低頻或基帶信號。本文以軟件無線電數(shù)字下變頻技術(shù)為研究對象，參考GSM系統(tǒng)建立數(shù)字下變頻系統(tǒng)。
關(guān)鍵字：數(shù)字變頻軟件無線電 FPGA

10Gbps線速轉(zhuǎn)發(fā)引擎的并行流水線設(shè)計與實現(xiàn)

設(shè)計了一種基于FPGA平臺的并行處理流水線結(jié)構(gòu)，配合高速查表，可支持10Gbps接口的報文轉(zhuǎn)發(fā)。該設(shè)計已應(yīng)用在國家863計劃重大課題“可擴(kuò)展到T比特的高性能IPv4/v6路由器基礎(chǔ)平臺及實驗系統(tǒng)”中,并通過測試。
關(guān)鍵字：并行流水線高速查表 FPGA

基于FPGA的雙路可移相任意波形發(fā)生器

本文論述了利用用FPGA來開發(fā)DDS函數(shù)發(fā)生器的總體設(shè)計思路，詳細(xì)討論了任意波形產(chǎn)生、頻率精確調(diào)整、雙路移相輸出、PWM調(diào)制波產(chǎn)生、D/A轉(zhuǎn)換與濾波電路、鍵盤與顯示等諸方面軟硬件實現(xiàn)方法。整個設(shè)計
關(guān)鍵字： DDS 任意波形發(fā)生器 FPGA

基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理

在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計原理，該電路由4倍頻細(xì)分、辨向電路、計數(shù)電路組成，信號處理模塊通過VHDL語言實現(xiàn)。
關(guān)鍵字：交流伺服系統(tǒng) VHDL FPGA 光柵尺信號處理

主飛行儀表圖形加速顯示系統(tǒng)的FPGA設(shè)計

針對主飛行顯示儀對圖形處理和顯示的苛刻要求，采用基于儀器總線和擴(kuò)展總線的高速陣列信號處理板的設(shè)計模式，提出了一種基于硬件加速的PFD圖形顯示設(shè)計方法。該方法實現(xiàn)了圖形分層雙緩存交替切換、圖形填充、圖形合成和多通道DMA像素引擎，提高了PFD圖形生成和顯示的實時性和可靠性。實踐證明，該設(shè)計顯著解決了PFD圖形顯示系統(tǒng)中的速度瓶頸。
關(guān)鍵字：圖形處理圖形合成 FPGA

一種并行存儲器系統(tǒng)的FPGA實現(xiàn)

圍繞小衛(wèi)星體積小、重量輕和價格低廉的特點(diǎn)，一個多CPU共享內(nèi)存的系統(tǒng)（CPU仍然采用有相應(yīng)宇航級器件的8086）將是比較合適的選擇。同時為了提高共享內(nèi)存的數(shù)據(jù)通信帶寬，使其不成為整個系統(tǒng)的瓶頸，本文提出了一個用ASIC設(shè)計一個共享總線開關(guān)網(wǎng)絡(luò)（簡稱SBSN，下同），組合成Omega網(wǎng)絡(luò)的方案，以消除對某一組內(nèi)存的總線競爭，實現(xiàn)多CPU對共享分組存儲系統(tǒng)的低位交叉并行訪問。
關(guān)鍵字：并行存儲器多CPU共享內(nèi)存 FPGA

一個進(jìn)位保留加法陣列的HDL代碼生成器

多加數(shù)的加法器是FPGA的一個比較常見的應(yīng)用。仿真對比了其三種實現(xiàn)方案的性能和所消耗資源，得出進(jìn)位保留加法陣列是首選方案。針對進(jìn)位保留加法陣列實現(xiàn)的復(fù)雜性給出了一個加法陣列的HDL代碼生成器，極大地簡化了加法陣列的設(shè)計工作。
關(guān)鍵字： HDL代碼生成器加法器 FPGA

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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間 [ 查看詳細(xì) ]