一種低電壓高頻率采用自舉電路的BiCMOS驅動電路

引言

在設計便攜式設備和無線產品時，提高產品性能、延長電池工作時間是設計人員需要面對的兩個問題。DC-DC轉換器具有效率高、輸出電流大、靜態(tài)電流小等優(yōu)點，非常適用于為便攜式設備供電。目前DC-DC轉換器設計技術發(fā)展主要趨勢有：（1）高頻化技術：隨著開關頻率的提高，開關變換器的體積也隨之減小，功率密度也得到大幅提升，動態(tài)響應得到改善。小功率DC-DC轉換器的開關頻率將上升到兆赫級。（2）低輸出電壓技術：隨著半導體制造技術的不斷發(fā)展，微處理器和便攜式電子設備的工作電壓越來越低，這就要求未來的DC-DC變換器能夠提供低輸出電壓以適應微處理器和便攜式電子設備的要求。 

這些技術的發(fā)展對電源芯片電路的設計提出了更高的要求。首先，隨著開關頻率的不斷提高，對于開關元件的性能提出了很高的要求，同時必須具有相應的開關元件驅動電路以保證開關元件在高達兆赫級的開關頻率下正常工作。其次，對于電池供電的便攜式電子設備來說，電路的工作電壓低（以鋰電池為例，工作電壓2.5～3.6V），因此，電源芯片的工作電壓較低。

MOS管具有很低的導通電阻，消耗能量較低，在目前流行的高效DC－DC芯片中多采用MOS管作為功率開關。但是由于MOS管的寄生電容大，一般情況下NMOS開關管的柵極電容高達幾十皮法。這對于設計高工作頻率DC－DC轉換器開關管驅動電路的設計提出了更高的要求。

在低電壓ULSI設計中有多種CMOS、BiCMOS采用自舉升壓結構的邏輯電路和作為大容性負載的驅動電路。這些電路能夠在低于1V電壓供電條件下正常工作，并且能夠在負載電容1～2pF的條件下工作頻率能夠達到幾十兆甚至上百兆赫茲。本文正是采用了自舉升壓電路，設計了一種具有大負載電容驅動能力的，適合于低電壓、高開關頻率升壓型DC－DC轉換器的驅動電路。電路基于Samsung AHP615 BiCMOS工藝設計并經過Hspice仿真驗證，在供電電壓1.5V ，負載電容為60pF時，工作頻率能夠達到5MHz以上。


自舉升壓電路

自舉升壓電路的原理圖如圖1所示。所謂的自舉升壓原理就是，在輸入端IN輸入一個方波信號，利用電容Cboot將A點電壓抬升至高于VDD的電平，這樣就可以在B端輸出一個與輸入信號反相，且高電平高于VDD的方波信號。具體工作原理如下。 

當VIN為高電平時，NMOS管N1導通，PMOS管P1截止，C點電位為低電平。同時N2導通，P2的柵極電位為低電平，則P2導通。這就使得此時A點電位約為VDD，電容Cboot兩端電壓UC≈VDD。由于N3導通，P4截止，所以B點的電位為低電平。這段時間稱為預充電周期。

當VIN變?yōu)榈碗娖綍r，NMOS管N1截止，PMOS管P1導通，C點電位為高電平，約為VDD。同時N2、N3截止，P3導通。這使得P2的柵極電位升高，P2截止。此時A點電位等于C點電位加上電容Cboot兩端電壓，約為2VDD。而且P4導通，因此B點輸出高電平，且高于VDD。這段時間稱為自舉升壓周期。

實際上，B點電位與負載電容和電容Cboot的大小有關，可以根據(jù)設計需要調整。具體關系將在介紹電路具體設計時詳細討論。在圖2中給出了輸入端IN電位與A、B兩點電位關系的示意圖。


驅動電路結構

圖3中給出了驅動電路的電路圖。驅動電路采用Totem輸出結構設計，上拉驅動管為NMOS管N4、晶體管Q1和PMOS管P5。下拉驅動管為NMOS管N5。圖中CL為負載電容，Cpar為B點的寄生電容。虛線框內的電路為自舉升壓電路。

本驅動電路的設計思想是，利用自舉升壓結構將上拉驅動管N4的柵極（B點）電位抬升，使得UB>VDD+VTH ，則NMOS管N4工作在線性區(qū)，使得VDSN4 大大減小，最終可以實現(xiàn)驅動輸出高電平達到VDD。而在輸出低電平時，下拉驅動管本身就工作在線性區(qū)，可以保證輸出低電平位GND。因此無需增加自舉電路也能達到設計要求。

考慮到此驅動電路應用于升壓型DC－DC轉換器的開關管驅動，負載電容CL很大，一般能達到幾十皮法，還需要進一步增加輸出電流能力，因此增加了晶體管Q1作為上拉驅動管。這樣在輸入端由高電平變?yōu)榈碗娖綍r，Q1導通，由N4、Q1同時提供電流，OUT端電位迅速上升，當OUT端電位上升到VDD－VBE時，Q1截止，N4繼續(xù)提供電流對負載電容充電，直到OUT端電壓達到VDD。

在OUT端為高電平期間，A點電位會由于電容Cboot 上的電荷泄漏等原因而下降。這會使得B點電位下降，N4的導通性下降。同時由于同樣的原因，OUT端電位也會有所下降，使輸出高電平不能保持在VDD。為了防止這種現(xiàn)象的出現(xiàn)，又增加了PMOS管P5作為上拉驅動管，用來補充OUT端CL的泄漏電荷，維持OUT端在整個導通周期內為高電平。

驅動電路的傳輸特性瞬態(tài)響應在圖4中給出。其中（a）為上升沿瞬態(tài)響應，（b）為下降沿瞬態(tài)響應。從圖4中可以看出，驅動電路上升沿明顯分為了三個部分，分別對應三個上拉驅動管起主導作用的時期。1階段為Q1、N4共同作用，輸出電壓迅速抬升，2階段為N4起主導作，使輸出電平達到VDD，3階段為P5起主導作用，維持輸出高電平為VDD。而且還可以縮短上升時間，下降時間滿足工作頻率在兆赫茲級以上的要求。


需要注意的問題及仿真結果

電容Cboot的大小的確定

Cboot的最小值可以按照以下方法確定。在預充電周期內，電容Cboot 上的電荷為VDDCboot 。在A點的寄生電容（計為CA）上的電荷為VDDCA。因此在預充電周期內，A點的總電荷為

Q_{A1}=V_{DD}C_{boot}+V_{DD}C_{A} （1）

B點電位為GND，因此在B點的寄生電容Cpar上的電荷為0。

在自舉升壓周期，為了使OUT端電壓達到VDD，B點電位最低為VB＝VDD+Vthn。因此在B點的寄生電容Cpar上的電荷為

Q_{B}=(V_{DD}+V_{thn})Cpar （2）

忽略MOS管P4源漏兩端壓降，此時Cboot上的電荷為VthnCboot ，A點寄生電容CA的電荷為（VDD+Vthn）CA。A點的總電荷為

QA2=V_{thn}C_{BOOT}+(V_{DD}+V_{thn})C_{A} （3）

同時根據(jù)電荷守恒又有

Q_{B}=Q_{A}-Q_{A2} （4）

綜合式（1）～（4）可得

C_{boot}=frac{V_{DD}+V_{thn}}{v_{DD}-v_{thn}}Cpar+frac{v_{thn}}{v_{DD}-v_{thn}}C_{A}=frac{V_{B}}{v_{DD}-v_{thn}}Cpar+frac{V_{thn}}{v_{DD}-v_{thn}}C_{A} （5）

從式（5）中可以看出，Cboot隨輸入電壓變小而變大，并且隨B點電壓VB變大而變大。而B點電壓直接影響N4的導通電阻，也就影響驅動電路的上升時間。因此在實際設計時，Cboot的取值要大于式（5）的計算結果，這樣可以提高B點電壓，降低N4導通電阻，減小驅動電路的上升時間。

P2、P4的尺寸問題

將公式（5）重新整理后得：

V_{B}=({V_{DD}-V_{thn})frac{C_{boot}}{Cpar}-V_{thn}frac{C_{A}}{Cpar} （6）

從式（6）中可以看出在自舉升壓周期內， A、B兩點的寄生電容使得B點電位降低。在實際設計時為了得到合適的B點電位，除了增加Cboot大小外，要盡量減小A、B兩點的寄生電容。 在設計時，預充電PMOS管P2的尺寸盡可能的取小，以減小寄生電容CA。而對于B點的寄生電容Cpar來說，主要是上拉驅動管N4的柵極寄生電容，MOS管P4、N3的源漏極寄生電容只占一小部分。我們在前面的分析中忽略了P4的源漏電壓，因此設計時就要盡量的加大P4的寬長比，使其在自舉升壓周期內的源漏電壓很小可以忽略。但是P4的尺寸以不能太大，要保證P4的源極寄生電容遠遠小于上拉驅動管N4的柵極寄生電容。

阱電位問題

如圖3所示，PMOS器件P2、P3、P4的N-well連接到了自舉升壓節(jié)點A上。這樣做的目的是，在自舉升壓周期內，防止他們的源/漏--阱結導通。而且這還可以防止在源/漏--阱正偏時產生由寄生SRC引起的閂鎖現(xiàn)象。

上拉驅動管N4的阱偏置電位要接到它的源極，最好不要直接接地。這樣做的目的是消除襯底偏置效應對N4的影響。

Hspice仿真驗證結果

驅動電路基于Samsung AHP615 BiCMOS工藝設計并經過Hspice仿真驗證。在表1中給出了電路在不同工作電壓、不同負載條件下的上升時間tr和下降時間tf 的仿真結果。在圖5中給了電路工作在輸入電壓1.5V、工作頻率為5MHz、負載電容60pF條件下的輸出波形。

結論

本文采用自舉升壓電路，設計了一種BiCMOS Totem結構的驅動電路。該電路基于Samsung AHP615 BiCMOS工藝設計，可在1.5V電壓供電條件下正常工作，而且在負載電容為60pF的條件下，工作頻率可達5MHz以上。該電路已應用于某種高性能壓型DC－DC芯片，并已投片。

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