基于ARM920T設(shè)計的SMC接口研究與PC/104總線仿真

2 EP9315(ARM920T)體系

2．1 存儲器結(jié)構(gòu)和地址空間

EP9315是Cirrus Logic公司生產(chǎn)的典型ARM 920 TDM I(Thumb，Debug，M ultiply，Em—bedded ICE macrocel1)32位哈佛結(jié)構(gòu)處理器．EP9315有一個通用存儲器訪問接口，支持SDRAM，SRAM，ROM，及FLASH(包括N0R FLASH)等不同形式的存儲器，各種存儲器訪問均共享數(shù)據(jù)總線DA[3l：O]和地址總線AD[Z5：o]，使用統(tǒng)一的訪問控制邏輯 。

與X86模型不同，ARM 平臺只實現(xiàn)一個物理地址空間，在Bo0T成功后只擁有一個唯一的虛地址空間，CPU不設(shè)立專門的外設(shè)I／O指令，訪問外設(shè)I／O端口和內(nèi)存單元使用相同的指令．

引腳CSn[7：6]和CSn[3：O]用于存儲器芯片的選通，除發(fā)生時間略有差異之外(圖2)，基本上可視為地址總線的高位線．

2．2 AHB總線時序和SRAM 接口

AHB(Advanced High-Speed Bus)是EP93 1 5內(nèi)部920T核與存儲器、DMA，存儲器等設(shè)備實現(xiàn)高速互聯(lián)的系統(tǒng)總線．EP9315的AHB具有完善的多主控沖突仲裁能力，其典型工作頻率可達(dá)100 MH。

靜態(tài)存儲控制器SMC(Static Memory Controller)與920T核心通過AHB互聯(lián)，支持存儲器的8／16／32位訪問方式．SMC最多可提供8個組，每個組均可支持SRAM，ROM，F(xiàn)LASH EPROM 等存儲器的訪問，各組可以對數(shù)據(jù)總線寬度和速度等參數(shù)獨(dú)立配置．圖2描述了SRAM 讀操作時序．

圖中f刪為CSn到RDn的延遲，最大值為3 ns；tDAs是RDn無效前的數(shù)據(jù)總線建立時間，最小值為12+tHcI tRDD 是RDn有效時間，典型值為t HcI K×(W ST1+ 2)。

HCLK是AHB總線的工作頻率，該頻率的高低直接影響系統(tǒng)全局性能，因此通常配置為上限100 MHz，此時相應(yīng)周期￡脅 為10 ns．WSTI用于控制sMc對SRAM／R0M 的訪問速度，寄存器SMCBCR0—3， SMCBCR6-7 (地址0x80080000—0x8008001C)的第5-9位分別為相應(yīng)各組的WST1．WST1的默認(rèn)值為0xlF，即默認(rèn)情況下SMC使用

最低的訪問速度，顯然fRDD 為330 ns，小于PC／104總線中的500 ns(圖1)．

3 PC／104總線實現(xiàn)

3．1 總線驅(qū)動

在EP9315支持的各類總線接口邏輯中，SMC提供的SRAM／ROM 時序與PC／104總線最為接近．將外部設(shè)備所需的PC端口空間和存儲器空間均映射至統(tǒng)一的虛擬空間中即可實現(xiàn)訪問．

注意到PC／104總線使用標(biāo)準(zhǔn)TTL邏輯電平，而EP9315的處理器是3．3 V器件，在極端負(fù)載情況下無法保證系統(tǒng)穩(wěn)定工作．TI的雙電源總線收發(fā)器1T45，2T45，16T245等可用于實現(xiàn)電平轉(zhuǎn)換，圖3是1T45的引腳邏輯圖．