基于FPGA的高速A／D轉(zhuǎn)換芯片ADC08D1000應(yīng)用

2 ADC08D1000的功能描述
2．1 自校準
自校準在上電后運行，也可以由用戶引發(fā)。在量程轉(zhuǎn)換或溫度有較大變化時需要運行自校準，建議在上電20 s后進行。在休眠模式時，不能進行自校準。
正常操作下，上電或用戶觸發(fā)都能引發(fā)自校準。用戶觸發(fā)時，使CAL為至少10個周期的低電平加上至少10個周期高電平，自校準的運行時間大概為140 000個時鐘周期，注意在上電時保持CAL為高可以阻止自校準的發(fā)生。自校準運行時，CALRUN為高。自校準時，CALDLY不能懸空。
2．2 采樣
數(shù)據(jù)在CLK+的下降沿被采得，13個周期后在DI／DQ得到，14個周期后在DId／DQd得到，還要加上一個小的延時，只要CLK給出，就開始采樣。
2．3 控制模式
一些基本的控制都能通過普通模式來設(shè)置，比如自校準、休眠模式和量程設(shè)置等。ADC08D500還提供擴展控制模式，借助串行接口來配置芯片內(nèi)部的寄存器，擴展控制模式不能動態(tài)地選擇。使用擴展模式時，引腳控制被忽略?？刂颇Ｊ酵ㄟ^14腳(ECE)來選擇。
2．4 時鐘
CLK必須為交流耦合的差分時鐘。DCLK用來送給外部器件來鎖存數(shù)據(jù)，可以選擇采樣方式(SDS／DES)和數(shù)據(jù)輸出方式(SDR／DDR)。
(1)DES雙邊沿采樣。雙邊沿采樣時，用雙通道對同一個輸入信號采樣，一個在上升沿采樣，另一個在下降沿采樣，因此相當于兩倍的采樣率。在這種模式下，輸出的并行4 B數(shù)據(jù)，按時間先后順序為DQd，DId，DQ，DI。普通控制模式時，只能對I路進行雙邊沿采樣，擴展控制模式時，可以選擇I路或Q路。
(2)輸出邊沿設(shè)置。在SDR模式下，通過設(shè)置OutEdge(Pin14)來選擇輸出數(shù)據(jù)在上升沿還是下降沿鎖存，高電平為上升沿，低電平為下降沿。
(3)DDR?？梢酝ㄟ^對4腳進行設(shè)置來選擇輸出方式，高電平為SDR上邊沿鎖存，低電平為SDR下邊沿鎖存，懸空為DDR。SDR時DCLK頻率與數(shù)據(jù)輸出率一致，DDR時DCLK頻率為數(shù)據(jù)輸出率的一半。

3 ADC08D1000的控制
3．1 普通控制
普通控制方式主要是對對應(yīng)管腳的電平設(shè)置，主要有CAL，CALDLY，F(xiàn)SR，OUTEDGE，OUTV，PD和PDQ等方式。以雙邊沿采樣、650 mV(峰峰值)、低邊沿SDR非低功耗模式為例，用VHDL語言對其進行配置。為了保證采樣精度，考慮到實際應(yīng)用中的發(fā)熱及環(huán)境變化等因素，采用初始化延時的方法，利用芯片本身的自校準功能予以解決，普通模式下的程序如下：

3．2 擴展控制
3．2．1 控制字格式
當FSR／ECE腳連接到1／2 VA或者懸空時，進入擴展控制模式。擴展控制接口包括3個管腳：SCLK，SDATA，SCS，用來配置8個只寫寄存器。
SCS：當寫一個寄存器時，此腳應(yīng)置低。
SCLK：最大為100 MHz，在上升沿寫數(shù)據(jù)。
SDATA：寫每個寄存器需要32位數(shù)據(jù)，包括頭、地址和寄存器值。從最高位開始移入，格式為000000000001(頭12位)+4位地址+16位數(shù)據(jù)。地址和值的含義請見寄存器描述部分。寫各寄存器時不用間斷，可以在第33個脈沖時繼續(xù)寫下一個寄存器。串行接口時序見圖3。

3．2．2 寄存器描述
用于擴展控制的寄存器共有8個，分別描述如下：
(1)配置寄存器(地址1h)
位15：必須為“1”。
位14：必須為“0”。
位13：必須為“1”。
位12：DCS，占空比穩(wěn)定器。當該位置“1”時，一種占空比穩(wěn)定電路應(yīng)用到CLK上，使輸入時鐘更穩(wěn)定。默認為“1”。
位11：DCP，DDR時鐘相位。此位只有在DDR模式下才有效。當本位為“0”時，DCLK的邊沿與數(shù)據(jù)的邊沿同相；當本位為“1”時，DCLK的邊沿與數(shù)據(jù)的邊沿同差180°(在數(shù)據(jù)的中間)，默認為“O”。
位10：Nde，DDR使能。當此位為“0”時，為DDR模式。此時輸出數(shù)據(jù)在DCLK的上升沿和下降沿輸出。當此位為“1”時，為SDR模式，默認為“0”。
位9：OV，輸出電壓。此位決定LVDS輸出電壓(峰峰值)的幅度，置“1”時，為600 mV，置“0”時，為450 mV，默認為“1”。
位8：OE，輸出邊沿。此位決定在SDR模式下數(shù)據(jù)的輸出邊沿。置“1”時，輸出數(shù)據(jù)在DCLK+的上升沿變化；置“0”時，輸出數(shù)據(jù)在DCLK+的下降沿變化；
默認為“0”。
位7：0，必須為“1”。
(2)I通道偏置(地址2h)
位15：8，偏置值：I通道的輸入偏置值；00h為0偏置，F(xiàn)F為45 mV；步進為0．176 mV；默認為00h位7：符號位。“0”為正偏置，“1”為負偏置，默認為“0”。
位6：0，必須為“1”。
(3)I通道滿量程電壓調(diào)整(地址3h)
位15：7，滿量程電壓調(diào)整值，滿量程電壓隨此值(峰峰值)單調(diào)線性變化。
0000 0000 0 560 mV
1000 0000 0 700 mV
1111 1111 1 840 mV
默認值為1000 0000 0；
位6：0，必須為“1”。
(4)Q通道偏置(地址Ah)
與I通道偏置定義相同。
(5)Q通道滿量程電壓調(diào)整(地址Bh)
與I通道滿量程電壓調(diào)整定義相同。
(6)DES使能(地址Dh)
位15：DES使能：置“1”配置雙邊沿采樣模式。置“0”配置單邊沿采樣模式。默認為“0”。
位14：自動時鐘相位控制。置“1”時打開自動時鐘相位控制，此時，DES粗調(diào)和微調(diào)失效。一個相位檢測電路被用來保證I路和Q路的采樣邊沿相差180°。置“O”時關(guān)閉自動時鐘相位控制，I路和Q路的采樣邊沿相位差由DES粗調(diào)和微調(diào)值來設(shè)定，默認為“0”。
位13：0，必須為“1”。
(7)DES粗調(diào)(地址Eh)
位15：輸入選擇，置“0”時I路用于雙邊沿采樣，置“1”時Q路用于雙邊沿采樣。默認為“0”。
位14：調(diào)整方向選擇，置“0”時，I路滯后于Q路；
置“1”時，Q路滯后于I路。默認為“0”。
位13：11：粗調(diào)幅度，步進為20 ps。默認為“000”。
位10：0：必須為“1”。
(8)DES微調(diào)(地址Fh)
位15：7，微調(diào)幅度。步進為0．1 ps。默認為00h。
位6：0，必須為“1”。