THS4271集成電路實(shí)驗(yàn)特性及其應(yīng)用

摘要：以TI公司生產(chǎn)的集成運(yùn)放THS4271為基礎(chǔ)搭建實(shí)驗(yàn)測(cè)試電路，在定義的條件下實(shí)驗(yàn)，分別測(cè)量了運(yùn)放的輸入失調(diào)電壓UIO，輸入失調(diào)電流IIO，共模抑制比CMRR，開(kāi)環(huán)差模放大倍數(shù)AUd等主要參數(shù)。同時(shí)對(duì)測(cè)量的數(shù)據(jù)對(duì)應(yīng)的相應(yīng)的參數(shù)進(jìn)行了簡(jiǎn)單分析。基于THS4271的單位增益穩(wěn)定，低失真，高壓擺率等特性，舉出幾個(gè)應(yīng)用實(shí)例，來(lái)說(shuō)明其在某些工程領(lǐng)域有一定的應(yīng)用價(jià)值，供今后的使用者參考。
關(guān)鍵詞：THS4271；集成運(yùn)放；實(shí)驗(yàn)；應(yīng)用

雖然經(jīng)過(guò)多年的發(fā)展，在現(xiàn)代集成電路與系統(tǒng)芯片(Systemon Chip，SoC)中，集成電路運(yùn)算放大器的應(yīng)用依然非常廣泛，并往往由應(yīng)用需要對(duì)其性能提出苛刻的要求。因此圍繞高性能集成電路運(yùn)算放大器的研究經(jīng)久不衰。文中結(jié)合實(shí)際項(xiàng)目的需要，對(duì)THS4271集成運(yùn)放的主要參數(shù)進(jìn)行了測(cè)試，并對(duì)結(jié)果和其應(yīng)用進(jìn)行了討論，利于今后實(shí)驗(yàn)的開(kāi)展，同時(shí)為器件的使用者提供參考。

1 芯片介紹
THS4271是TI公司生產(chǎn)的低噪聲，高壓擺率，單位增益穩(wěn)定電壓反饋放大器，其設(shè)計(jì)正常工作電壓范圍是5～15 V。兼有低噪聲，高壓擺率，寬帶寬，低失真以及單位增益穩(wěn)定的特性，使得THS4271具有高性能的表現(xiàn)。此放大器的使用者可以在一個(gè)較寬的頻帶上獲得實(shí)驗(yàn)所需的較高的動(dòng)態(tài)范圍，而不必為放大器在失償期間的穩(wěn)定性擔(dān)憂(yōu)。該系列的放大器的封裝形式有SOIC，帶有PowerPAD的MSOP，以及帶PowerPAD無(wú)引線(xiàn)的MSOP。THS4271典型特征參數(shù)如表1所示。

THS4271原件形狀，引腳分布及各引腳功能如圖1所示。(其中NC代表懸空)

2 實(shí)驗(yàn)原理
2．1 輸入失調(diào)電壓
理想運(yùn)算放大器(簡(jiǎn)稱(chēng)運(yùn)放)的輸入信號(hào)為零時(shí)，其輸出直流信號(hào)也應(yīng)該為零。但實(shí)際上如果沒(méi)有外界的調(diào)零措施，由于運(yùn)放內(nèi)部參數(shù)不完全對(duì)稱(chēng)，輸出電壓往往不為零。這種輸入為零時(shí)輸出不為零的現(xiàn)象稱(chēng)為集成運(yùn)放的失調(diào)。
在室溫和標(biāo)準(zhǔn)電源電壓下，為了使輸出端的直流電壓為零，必須先在輸入端加一個(gè)直流電壓作為補(bǔ)償電壓，以抵消偏離零點(diǎn)的輸出電壓，而這個(gè)加在輸入端的電壓即被稱(chēng)為輸入失調(diào)電壓UIO。顯然，UIO數(shù)值越小，說(shuō)明運(yùn)放的參數(shù)對(duì)稱(chēng)性越好。
2．2 輸入失調(diào)電流
運(yùn)放的偏置電流是指運(yùn)放輸入級(jí)差分對(duì)管的基極電流IB1和IB2，由于晶體管參數(shù)的分散性，IB1≠IB2。當(dāng)輸入信號(hào)為零時(shí)，運(yùn)放的兩個(gè)輸入端的基極偏置電流之差稱(chēng)為輸入失調(diào)電流，IIO，即IIO=|IB1-IB2|。顯然，IIO的存在將使輸出端零點(diǎn)偏移，信號(hào)源阻抗越高，失調(diào)電流影響越嚴(yán)重。
2．3 共模抑制比
共模抑制比是用來(lái)表征運(yùn)放對(duì)共模信號(hào)抑制能力大小的參數(shù)。定義為運(yùn)放的差模電壓放大倍數(shù)Ad與共模電壓放大倍數(shù)Ac之比：CMRR=Ad ／Ac；用分貝表示：CMRR=20lg(Ad／Ac)dB。共模抑制比在應(yīng)用中是一個(gè)很重要的參數(shù)，理想運(yùn)放對(duì)輸入的共模信號(hào)輸出為零，但在實(shí)際的集成運(yùn)放中，其輸出不可能沒(méi)有共模信號(hào)的成分，輸出端共模信號(hào)越小，說(shuō)明電路對(duì)稱(chēng)性越好，運(yùn)放對(duì)共模干擾信號(hào)的抑制能力越強(qiáng)，即CMRR越大。
2．4 開(kāi)環(huán)差模放大倍數(shù)
集成運(yùn)放在沒(méi)有外部反饋時(shí)的直流差模放大倍數(shù)稱(chēng)為開(kāi)環(huán)差模電壓放大倍數(shù)，用Aud表示。定義為開(kāi)環(huán)輸出電壓幅值UO與兩個(gè)差分輸入端之間所加信號(hào)電壓幅值Uid之比：AUd=UO／Uid。