基于DSP+FPGA的多相變頻控制器設(shè)計(jì)

3 多相變頻控制器實(shí)現(xiàn)

控制器采用型號為TMS320F2812的DSP作為主控芯片，這是一款專為電機(jī)控制所設(shè)計(jì)的芯片，不僅具有運(yùn)算速度快的特點(diǎn)，而且集成了豐富的片內(nèi)外設(shè)資源。利用TMS320F2812片內(nèi)集成的16路12 bit A/D，可以對多達(dá)16路的電流或電壓進(jìn)行采樣;TMS320F2812的事件管理器模塊帶有QEP電路，可以對編碼器的正交編碼脈沖進(jìn)行解碼和計(jì)數(shù)，從而實(shí)現(xiàn)計(jì)算電機(jī)轉(zhuǎn)子位置和轉(zhuǎn)速。

考慮到多相系統(tǒng)需要的資源很大以及功能的擴(kuò)展，采用Altera公司CycloneII系列的FPGA芯片EP2C35F484作為控制芯片，并在外部擴(kuò)展了100 MHz的有源晶振作為時(shí)鐘輸入，以提高控制精度。FPGA在完成PWM信號產(chǎn)生的同時(shí)，還兼顧故障保護(hù)的任務(wù)，當(dāng)接收到某一相的外部故障信號時(shí)，封鎖這一相的PWM信號。硬件的實(shí)時(shí)保護(hù)，提高了控制器的可靠性。

3.1 DSP與FPGA的通信接口設(shè)計(jì)

為了保證DSP和FPGA通信的快速性，DSP利用外部接口(XINTF)模塊與FPGA的用戶I/O口相連。由于選用的芯片兩者接口電壓都為3.3 V，故將DSP外部接口(XINTF)模塊的16 bit數(shù)據(jù)總線、19 bit地址總線與寫信號線XWE和FPGA的用戶I/O口直接相連，實(shí)現(xiàn)并行通信。

XINTF寫周期時(shí)序如圖5所示[6]。從圖中可以看出，在XWE的下降沿時(shí)刻，地址線XA的信號已送到總線上，而數(shù)據(jù)線XD的信號剛送到總線上;在XWE的上升沿時(shí)刻，地址線XA和數(shù)據(jù)線XD的信號均存在于總線上一段時(shí)間，而且已經(jīng)穩(wěn)定，所以令FPGA捕捉XWE的上升沿，在此時(shí)刻讀取信號，以保證DSP和FPGA通信的準(zhǔn)確性。

通過DSP和FPGA的并行通信實(shí)驗(yàn)，得到如圖6所示

的FPGA 在線接收到的由DSP 發(fā)送出的遞增數(shù)據(jù)( 地址和數(shù)據(jù)相同) 實(shí)測信號圖， 與分析結(jié)果相符。

3.2 軟件設(shè)計(jì)流程

系統(tǒng)軟件部分主要由主程序和中斷服務(wù)程序構(gòu)成。主程序包括對DSP 中斷、外設(shè)以及FPGA 調(diào)制策略的初

始化; 中斷服務(wù)程序主要完成恒壓頻比控制算法、速度閉環(huán)PID 調(diào)節(jié)器的控制算法以及刷新頻幅寄存器。其程序流程圖分別如圖7 、圖8 所示。

4 實(shí)驗(yàn)結(jié)果

利用本文方法設(shè)計(jì)的控制器產(chǎn)生5組、每組3相(即15相SPWM)信號，組內(nèi)相移設(shè)為120°，組間相移設(shè)為72°。圖9為利用FPGA的輸入口觀測15相SPWM的15個(gè)上橋信號的波形，圖10為利用示波器觀測組內(nèi)相移120°的兩路SPWM信號波形，圖11為組間相移72°的兩路SPWM信號波形，圖12為同一相上下橋SPWM信號的波形。

本文提出了一種基于DSP和FPGA的多相PWM信號實(shí)現(xiàn)方法，并設(shè)計(jì)實(shí)現(xiàn)了多相變頻控制器。此控制器可以對多種相數(shù)的電機(jī)進(jìn)行變頻控制和多種控制方法的選擇，雖然目前還不夠完善(如無法實(shí)現(xiàn)矢量控制)，但是其通用性和靈活性為多相電機(jī)的研究提供了一個(gè)良好的實(shí)驗(yàn)平臺。