基于FPGA的多功能頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)

計(jì)數(shù)器模塊：在設(shè)計(jì)計(jì)數(shù)器的過(guò)程中需要注意計(jì)數(shù)器的寬度設(shè)置，系統(tǒng)中采用的最大門控時(shí)間為10 s，標(biāo)準(zhǔn)信號(hào)源的頻率為50 MHz，則在計(jì)數(shù)的允許時(shí)間內(nèi)計(jì)數(shù)的最大值為：10 50 000 000=500 000 000229=536 870 912，為了方便數(shù)據(jù)傳輸，系統(tǒng)中采用了32位位寬的計(jì)數(shù)，如圖7所示，仿真波形如圖8所示。

鎖存器模塊：在門控信號(hào)關(guān)閉的同時(shí)，停止計(jì)數(shù)，同時(shí)啟動(dòng)鎖存模塊，把測(cè)量的數(shù)據(jù)鎖存起來(lái)，以便傳輸。

中斷輸出：鎖存數(shù)據(jù)的同時(shí)，給單片機(jī)一個(gè)低電平的中斷信號(hào)，通知單片機(jī)讀取數(shù)據(jù)。該模塊用于鎖存計(jì)數(shù)器輸出計(jì)數(shù)值，供51IP軟核讀取，進(jìn)行處理顯示。計(jì)數(shù)器模塊在門控信號(hào)關(guān)閉(下降沿)的同時(shí)，停止計(jì)數(shù)，同時(shí)啟動(dòng)鎖存模塊，把測(cè)量的數(shù)據(jù)鎖存起來(lái)，以便傳輸，鎖存電路如圖9所示。

數(shù)據(jù)選擇輸出：系統(tǒng)中采用了2個(gè)32位的計(jì)數(shù)器，由于單片機(jī)采用的是51系列單片機(jī)，只有8位的數(shù)據(jù)總線，所以一次通信只能傳輸8位數(shù)據(jù)，所以設(shè)計(jì)了一個(gè)數(shù)據(jù)輸出控制模塊。

頂層模塊：實(shí)例化所有的底層模塊。FPGA部分的整體結(jié)構(gòu)圖如圖10所示。