基于FPGA的復數(shù)浮點協(xié)方差矩陣實現(xiàn)

1．4 浮點復數(shù)乘累加器
1．4．1 復數(shù)乘法器
假設有兩個復數(shù)分別為a+jb和c+jd，這兩個數(shù)的乘積為：

復數(shù)乘法器的工作原理如圖3所示，其中所用到的加法、減法和乘法器都是基于浮點的運算。值得一提的是，在實現(xiàn)浮點加減法的時候，可以將尾數(shù)連同符號位轉(zhuǎn)化為變形補碼形式后再進行加減運算。這樣做的目的是方便判斷數(shù)據(jù)是否溢出(變形補碼判斷溢出的規(guī)則是：當兩位符號位不同時表示溢出，否則無溢出。無論數(shù)據(jù)是否溢出，第一位符號位永遠代表真正的符號)，若溢出，則將尾數(shù)右歸，指數(shù)部分加1，若沒有溢出，則將尾數(shù)左歸(規(guī)格化)。浮點乘法相對較簡單，對應階碼相加，尾數(shù)相乘可以采用定點小數(shù)的任何一種乘法運算來完成，只是在限定只取一倍字長時，乘積的若干低位將會丟失，引入誤差。

1．4．2 浮點復數(shù)乘累加器
以11個陣元的圓陣為例，實現(xiàn)串行處理方案的浮點復數(shù)乘累加器的原理如圖4所示，實部和虛部(雙通道)的乘累加器模塊工作原理一樣。
121階數(shù)據(jù)緩存器實際上就是121個數(shù)據(jù)鎖存器級聯(lián)形成的一個移位寄存器，初始狀態(tài)為零。當浮點復數(shù)乘法器有輸出的時候，啟動數(shù)據(jù)緩存器與之進行加法操作，121個時鐘周期以后可以實現(xiàn)一次快拍采樣的矩陣累加。累加清零信號由時序控制器給出，當所有的快拍采樣點運算都結(jié)束之后，數(shù)據(jù)緩存器輸出累加結(jié)果(即協(xié)方差矩陣的運算結(jié)果)，同時控制器送出一個清零信號，清零121階數(shù)據(jù)緩存器。

2 仿真結(jié)果
可編程邏輯設計有許多內(nèi)在規(guī)律可循，其中一項就是面積和速度的平衡與互換原則。面積和速度是一對對立統(tǒng)一的矛盾體，要求一個設計同時具備設計面積最小，運行頻率最高，這是不現(xiàn)實的。于是基于面積優(yōu)先原則和速度優(yōu)先原則，本文分別設計了協(xié)方差矩陣的串行處理方案和并行處理方案，并用Altera＼stratix＼EP1S20F780C7進行板上調(diào)試。其調(diào)試結(jié)果表明，串行處理方案占用的資源是并行處理方案的1／4，但其運算速度卻是后者的11倍。
2．1 串行處理方案仿真結(jié)果
如圖5所示，clk為運算的總控制時鐘；reset為復位控制信號，高電平有效；rd為讀使能信號，低電平有效；wr為寫使能信號，低電平有效；wr_clk為寫時鐘信號，上升沿觸發(fā)；q_clk為讀時鐘信號，上升沿觸發(fā)；ab_re(31：O)和ab_im(31：O)為乘法器輸出的實部和虛部。q_t2為矩陣乘累加模塊的同步時鐘信號；clkll，state(3：O)，clkl和state(3：0)是狀態(tài)機的控制信號，控制矩陣運算規(guī)則。

如圖5所示，在100 ns時reset信號有效(即reset=‘1’)，所有狀態(tài)清零。從335～635 ns間，寫使能信號有效(wr=‘O’)且有兩個寫時鐘信號的上升沿到來，即向任意一個通道的FIFO中存入兩個快拍采樣數(shù)據(jù)，最后輸出結(jié)果應該有兩個矩陣，如圖6所示。當FIFO為空時，運算停止，所有狀態(tài)清零。等待新采樣數(shù)據(jù)的到來。
圖5中，在350 ns時，讀使能有效(rd=‘0’)且有一個讀時鐘信號的上升沿到來，所以empty信號存在短暫的不空(empty=‘O’)狀態(tài)，捕獲到這個信息，便觸發(fā)單穩(wěn)態(tài)觸發(fā)器模塊，產(chǎn)生具有121個clk時鐘周期長度，占空比為120：1的q_clk信號，進行FIFO的讀操作。