基于FPGA的快速9／7整形離散小波變換系統(tǒng)設計

2 9／7二維離散小波變換的系統(tǒng)設計過程
本文在Xilinx公司提供的ISE7．1集成設計軟件環(huán)境下，采用VHDL語言設計實現(xiàn)9／7二維離散小波變換系統(tǒng)，首先進行小波行變換，行變換后的數(shù)據(jù)按照行數(shù)輸入內(nèi)部RAM緩存，然后對行變換后的數(shù)據(jù)再進行列變換，最后將低頻系數(shù)dLLl輸入RAM緩存，其余高頻系數(shù)dLHl，dHLl，dHHl輸出到外掛RAM中緩存，系統(tǒng)設計流程，如圖2所示。

2．1 行變換過程
首先，使用7個移位寄存器來實現(xiàn)對數(shù)據(jù)的讀寫傳輸，每到來一個時鐘控制信號(clk)，就往移位寄存器中讀寫一個數(shù)據(jù)，數(shù)據(jù)在移位寄存器中的傳輸過程，如圖3所示。

當輸入第5個數(shù)據(jù)時，就可以根據(jù)式(1)和式(5)分別計算出第一個高通系數(shù)值D0和第一個低通系數(shù)值C0，下一個時鐘控制信號讀入第6個數(shù)據(jù)時，不進行操作，當控制讀入第7個數(shù)據(jù)時，根據(jù)式(2)和式(6)分別計算出第2個高通系數(shù)值Dj和第2個低通系數(shù)值Cj，小波行變換后的高通系數(shù)D和低通系數(shù)C采用地址傳輸?shù)姆绞浇徊娲鎯Φ?個內(nèi)部RAM當中，如圖4所示。

2．2 列變換過程
由于列變換是針對行變換后的數(shù)據(jù)進行的，即對上面6片RAM中存儲的行變換后的數(shù)據(jù)進行列變換，為了提高運行速度，本文采用基于行的列變換方法，即當小波變換進行到第5行時，列變換也同時進行，第5行行變換結束時，也完成了針對第5行數(shù)據(jù)的列變換，當?shù)?行進行小波變換時，不進行列變換操作，直到第7行小波行變化數(shù)據(jù)輸入時，再同時進行列變換計算操作，依次完成小波列變換。對于列小波變換后的低頻數(shù)據(jù)dLLl，要輸入RAM緩存以進行下一級變換，對于其他的高頻數(shù)據(jù)(dLHl，dHLl，dHHl)可以直接輸出到片外存儲器中。
下面是設計的一級二維小波變換的集成模塊，如圖5所示。