如何有效地管理FPGA設(shè)計中的時序問題

一、摘要

從簡單SRAM接口到高速同步接口，TimingDesigner軟件允許設(shè)計者在設(shè)計流程的初期就判斷出潛在的時序問題，盡最大可能在第一時間解決時序問題。在設(shè)計過程的早期檢測到時序問題，不僅節(jié)省時間，而且可以更容易的實施設(shè)計方案。美國EMA公司的設(shè)計自動化工具--TimingDesigner，允許創(chuàng)建交互式時序圖來獲取接口規(guī)范，分析組件接口時序的特點，在項目工程師團(tuán)隊中溝通設(shè)計要求。

二、導(dǎo)言

FPGA的設(shè)計與高速接口技術(shù)可以幫助你滿足今天的市場要求，但也提出了一些有趣的設(shè)計挑戰(zhàn)。為了確保存儲器接口的數(shù)據(jù)傳輸準(zhǔn)確，在超過200兆赫茲以上，進(jìn)行時序分析將發(fā)揮更突出的作用，以識別和解決系統(tǒng)運行的問題。在這些頻率內(nèi)，最重要的是創(chuàng)建和控制時序空余，留下最小的空余，以確保數(shù)據(jù)采集和演示窗口的準(zhǔn)確。更快的邊緣速率同時也放大物理設(shè)計的影響，造成信號完整性問題，對此則需要更多的沉降時間及縮小時序空余。

FPGA器件現(xiàn)在還包括某些先進(jìn)的功能，如支持帶有I/O單元接口的雙通道數(shù)據(jù) (DDR)和板上鎖相環(huán)(PLL)網(wǎng)絡(luò)進(jìn)行精確時鐘控制等等。這些在FPGA技術(shù)中的高級功能均提供先進(jìn)的接口模塊，從而有助于減少界面設(shè)計，再加上 TimingDesigner軟件的獨特能力，在最短的時序中提供最準(zhǔn)確、有力的解決方案。本文主要探討了DDR型存儲器接口設(shè)計中必要的時鐘偏移及數(shù)據(jù)采集的時序空余。

圖1：TimingDesigner軟件便于捕獲設(shè)計特點的圖形界面窗口

三、DDR/QDR存儲器接口的設(shè)計問題

DDR或四倍數(shù)據(jù)速率(QDR)存儲設(shè)備可以提供和接受兩倍于器件時鐘頻率的源同步數(shù)據(jù)，這意味著數(shù)據(jù)在時鐘的上升緣和下降緣傳輸。此外，需要捕捉時鐘偏移和進(jìn)行適當(dāng)?shù)卣{(diào)整，以確保適當(dāng)?shù)臅r鐘與數(shù)據(jù)關(guān)系。

如前所述，現(xiàn)在一些FPGA裝置包括DDR接口的I/O單元和板上的PLL網(wǎng)絡(luò)。這意味著，你必須有一個方式來控制模塊的準(zhǔn)確和可靠。為了說明這一點，讓我們來讀取QDR II SRAM源同步接口的設(shè)計要求看看實例。

在同步存儲器系統(tǒng)例如QDR SRAM中，數(shù)據(jù)是與時鐘同步的，所以存儲器數(shù)據(jù)的相位必須旋轉(zhuǎn)90度。這種相位旋轉(zhuǎn)通常在有效數(shù)據(jù)窗口中進(jìn)行時鐘中心調(diào)整，這是QDR實現(xiàn)準(zhǔn)確數(shù)據(jù)采集的一個重要設(shè)計特點(見下文圖2)。如果要改變時鐘中心，我們可以通過對板上FPGA的PLL網(wǎng)絡(luò)進(jìn)行簡單的延時時鐘信號來達(dá)到。

圖2：中心對齊的時鐘/數(shù)據(jù)關(guān)系

獲取數(shù)據(jù)

延遲時鐘信號可以實現(xiàn)中心對齊以避免各種溫度變化和其他類似的設(shè)計影響，可能會對時鐘或數(shù)據(jù)方面帶來一些影響，但不會很大，但違背了接收存儲器的建立或保持時序的要求。在理論上，對于大部分器件，中心對齊的時鐘邊緣將最大限度地建立和保持時序，留出足夠的安全空余。然而，除非建立的需求合適于保持的需求，時鐘信號的中心對齊將提供更多的時序空余。