充分發(fā)揮FPGA浮點IP內核的優(yōu)勢

表 1. 單精度矩陣乘法性能結果

MatrixAA大小
MatrixBB大小
Vectorsize
使用的邏輯
GFLOPSf MAX (MHz)
功耗 (mW)
ALM (1)
DSP使用 (2)
M9KM144K
存儲器 (bits)
靜態(tài)
動態(tài)
I/O
總計
36x112 112x36 8 4,604 32 43 2 576,200 4 291 2,008 1,063 300 3,334
36x224 224x36 16 7,882 64 77 4 1,101,920 9 291 2,045 1,821 300 4,165
36x448 448x36 32 14,257 128 137 8 2,153,040 18 291 2,110 3,448 300 5,858
64x64 64x64 32 13,154 128 41 8 1,333,233 18 292 2,112 2,604 306 5,023
128x128 128x128 64 25,636 256 141 16 3,173,189 37 293 2,244 5,384 306 7,934

注釋：

(1) 自適應邏輯模塊
(2) 18x18 DSP模塊
使用 Quartus II功耗估算器，很容易計算得到實際的每瓦每秒 giga浮點結果 (GFLOPS/W)。使用 Altera.
Stratix. IV EP4SE230 FPGA部分資源時，結果達到了 5 GFLOPS/W。使用 Stratix IV EP4SE530器件中更大的
矩陣乘法內核，結果大約為 7 GFLOPS/W，計算密度為 200 GFLOPS。利用整個器件實現大規(guī)模浮點算法
時，分散了 FPGA靜態(tài)功耗，效率非常高。

Altera開發(fā)的浮點技術大大降低了實現大規(guī)模浮點數據通路的邏輯和布線資源要求。使用浮點數據通路優(yōu)化
工具非常關鍵，對資源要求的降低使得單位浮點邏輯/布線運算比達到了高端 FPGA的水平。這反映在工
具能夠實現接近 300 MHz的 fMAX，與例化的矩陣乘法規(guī)模無關。通過這種方式，在大規(guī)模浮點設計中，用
戶能夠可靠的使用 FPGA 80%以上的資源，實現大于 200-MHz的 fMAX性能。

矩陣求逆
FPGA中浮點算法最常見的應用是矩陣求逆。大部分無線多輸入多輸出 (MIMO)算法、雷達 STAP系統(tǒng)、醫(yī)療
成像聚束和很多高性能計算應用都需要進行矩陣求逆。參數賦值矩陣求逆浮點 IP內核的實例性能 (表2)
顯示了非常高的矩陣吞吐量。 4x4矩陣求逆內核能夠進行每秒 2千萬次矩陣求逆運算，速度足以支持 LTE
無線 MIMO應用。

表 2. 單精度浮點矩陣求逆 (Cholesky算法 )性能

快速傅立葉變換
FFT是另一種大動態(tài)范圍應用實例。由于 FFT算法的內在特性，位精度一般會隨著 FFT長度增加而增大。某些應用使用級聯(lián) FFT，需要更大的動態(tài)范圍。很多雷達應用使用 FFT進行定點算法，裝入測距數據。這一般還需要第二次 FFT，裝入多普勒測距數據，動態(tài)范圍足夠高，需要采用浮點算法。如圖3和圖4所示，相對于定點算法，需要增加邏輯以實現單精度浮點算法，而電路 fMAX、存儲器和乘法器基本相似。


充分發(fā)揮 FPGA浮點 IP內核的優(yōu)勢 Altera公司

圖3. FFT邏輯和寄存器使用對比

結論
Altera新的浮點電路優(yōu)化技術集成到浮點 IP內核中，同時提高了密度，并提供更多的邏輯資源，實現了優(yōu)異
的 FPGA浮點性能。其他供應商提供專用浮點處理器解決方案，但是，大部分都達不到 Altera FPGA解決
方案的 GFLOPS高性能水平，而且沒有一個能夠實現 Stratix IV FPGA解決方案的 GFLOP/W性能。國家科
學基金會 (NSF)高性能配置計算中心 (CHREC)的獨立基準測試證明了這一點，認為 Stratix IV EP4SE530雙
精度浮點處理的性能最好。

Altera FPGA的其他優(yōu)點包括業(yè)界領先的外部存儲器帶寬資源以及性能達到 12.5 Gbps的SERDES收發(fā)器等。
FPGA平臺還提供性能最好的定點數據通路，實現了非常靈活的 I/O和存儲器接口。通過這些功能， Stratix
IV FPGA成為構建高性能浮點數據通路的理想平臺，可以用在多種應用中，從高性能計算到雷達和電子戰(zhàn)，
直至基于 MIMO的 SDR/無線系統(tǒng)，以及無線聚束應用等。