基于FPGA的2M誤碼測試儀設計
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2．2 E1接口電路的設計
E1的標準傳輸線路碼通常采用三階高密度雙極性碼(HDB3，high density bipolar)，它是一種雙極性歸零碼，是廣泛用于PCM線路的傳輸碼型。本文中的E1接口選用非平衡的75 Ω物理接口(一收一發(fā))。E1接口芯片ET2154是一路E1PCM-30／ISDN-PRI收發(fā)器，它集成有時鐘數(shù)據(jù)恢復及發(fā)送E1脈沖成型的片內(nèi)線路接口單元(LIU)和E1幀處理器(Framer)，其各項指標符合ITU-T的G．703、G．704、G．706、G．823建議等要求。ET2154的線路接口功能主要包括三部分。第一是接收器，用于處理時鐘和數(shù)據(jù)恢復；第二是發(fā)送器，用于形成波形和驅(qū)動E1線路；第三是抖動抑制器。本文引用地址：http://butianyuan.cn/article/191869.htm
(1)E1線路接收接口
當HDB3碼流從E1線纜經(jīng)BNC接口進入，并通過一個1：2的變壓器耦合至RTIP租RRNG輸入管腳后，其接收模塊將允許用戶設置寄存器以匹配外部線路的阻抗。ET2154中的數(shù)據(jù)時鐘恢復模塊可從HDB3碼流中恢復時鐘和數(shù)據(jù)。從HDB3碼流中恢復出時鐘和數(shù)據(jù)可通過高倍采樣來實現(xiàn)，首先由外部提供一個2．048 MHz的時鐘信號，然后由芯片內(nèi)部PLL將它16倍頻到32．768 MHz 。即先對每位HDB3碼進行16倍的采樣，然后由時鐘恢復系統(tǒng)利用16倍的采樣時鐘來恢復時鐘和數(shù)據(jù)。其E1信號接收示意圖如圖2所示。
正常情況下(RTIP，RRING有信號輸入)，在RCK(接收方向恢復時鐘)管腳輸出恢復后的時鐘信號。而當ET2154被配置成輸出NRZ數(shù)據(jù)模式時，則在RSER管腳輸出恢復出的串行數(shù)據(jù)信號并送入FPGA。
(2)E1線路發(fā)送接口
待傳輸?shù)拇袛?shù)據(jù)流一般由XSER (發(fā)送串行數(shù)據(jù)NRZ)管腳進入ET2154，并在XCK(發(fā)送方向輸入時鐘)管腳接收來自FPGA的2．048 MHz的時鐘信號。ET2154主要由內(nèi)部精密的數(shù)模轉換器(DAC)來產(chǎn)生要發(fā)送到E1線路上的波形，這種波形符合ITU G．703規(guī)范。系統(tǒng)中的發(fā)送器可將模擬波形從TYIP、TRING管腳通過1：1．36的升壓變壓器耦合到E1線路上。其E1信號發(fā)送示意圖如圖3所示。
(3) E1線路控制接口
ET2154的工作方式和特性是通過對其外部管腳的控制來實現(xiàn)的。通常將這些控制管腳連接至FPGA的外部I／O口，由FPGA來進行控制。ET2154與FPGA的連接電路如圖4所示。ET2154通過內(nèi)部寄存器的配置來設置其工作方式，F(xiàn)PGA則利用8位數(shù)據(jù)／地址復用線AD0～AD7來對ET2154內(nèi)部的寄存器進行設置，從而實現(xiàn)所需要的功能。
3 系統(tǒng)軟件設計
在對系統(tǒng)軟件進行設計時，可將誤碼測試系統(tǒng)的功能分為各個功能模塊，然后用VHDL語言編程實現(xiàn)FPGA芯片內(nèi)部各個功能模塊的硬件邏輯，最后整合完成設計。本誤碼測試系統(tǒng)的FP－GA內(nèi)核中的功能模塊有時鐘分配模塊、序列發(fā)送模塊、序列接收模塊、LCM控制模塊、I2C控制模塊、RC232串口控制模塊、鍵盤消抖及掃描處理模塊、總控制模塊等。FPGA內(nèi)核中各個模塊之間的相互關系如圖5所示。
3．1 鍵盤處理模塊
本系統(tǒng)中的鍵盤處理模塊包括按鍵的消抖和鍵盤的掃描處理。由于鍵盤模塊的設計直接和用戶的輸入控制相關，用戶的一切控制結果都和按鍵輸入相對應，所以可將總控制模塊和按鍵處理模塊放在一起考慮。
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