基于FPGA的2M誤碼測(cè)試儀設(shè)計(jì)

E1的幀周期為125μs，兩幀即為250 μs，這樣，若規(guī)定當(dāng)捕捉到第一個(gè)同步序列后，只有在一段時(shí)間內(nèi)，每間隔250μs，可連續(xù)三次(計(jì)數(shù)器計(jì)數(shù))捕捉到這個(gè)同步序列時(shí)，才認(rèn)為找到了幀同步。與此類(lèi)似，在一段時(shí)間內(nèi)，如果連續(xù)三次都沒(méi)有捕捉到幀同步序列，那么，即可認(rèn)為幀同步丟失。其幀同步信號(hào)檢測(cè)流程如圖9所示。

在單個(gè)幀同步序列捕捉的FPGA實(shí)現(xiàn)中，“0011011”序列的捕捉由輸入序列移位寄存器、相關(guān)運(yùn)算陣列和相關(guān)求和網(wǎng)絡(luò)等部分組合完成。工作時(shí)，幀同步碼序列“0011O11”首先進(jìn)入相關(guān)運(yùn)算陣列，而輸入數(shù)據(jù)流則在時(shí)鐘驅(qū)動(dòng)下被送入輸入序列移位寄存器中。在相關(guān)運(yùn)算陣列對(duì)輸入序列和幀同步碼進(jìn)行一次相關(guān)運(yùn)算后，可將結(jié)果送入求和網(wǎng)絡(luò)。輸入序列移位寄存器每更新一位數(shù)據(jù)，相關(guān)運(yùn)算陣列就進(jìn)行一次相關(guān)運(yùn)算，而求和網(wǎng)絡(luò)則對(duì)每次的結(jié)果都進(jìn)行求和計(jì)算。求和網(wǎng)絡(luò)輸出的相關(guān)值需要與一個(gè)檢測(cè)門(mén)限值作比較，以判斷是否出現(xiàn)同步碼。檢測(cè)同步碼“001 1011”的模塊如圖10所示，它由7個(gè)觸發(fā)器、7個(gè)異或非門(mén)和一個(gè)8輸入與非門(mén)構(gòu)成。該電路可以檢測(cè)出sequence串行輸入的數(shù)據(jù)流中包含的特殊碼字“0011011”，其中利用地線和電源線可將相關(guān)運(yùn)算陣列的一個(gè)輸入自右向左的連接成“0011011”，與同步碼字對(duì)應(yīng)的另一個(gè)輸入端接輸入序列移位寄存器的輸出，7個(gè)對(duì)應(yīng)位可進(jìn)行異或非(同或)運(yùn)算，對(duì)應(yīng)位匹配時(shí)，結(jié)果為“1”。7個(gè)異或非門(mén)的運(yùn)算結(jié)果進(jìn)入求和網(wǎng)絡(luò)后，只有當(dāng)7位對(duì)應(yīng)位全都匹配時(shí)，捕捉信號(hào)SYN才有效(有效狀態(tài)為“0”)，此時(shí)表明找到了一次同步序列碼。

4 結(jié)束語(yǔ)
本文所介紹的誤碼測(cè)試系統(tǒng)采用以大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件FPGA及外圍接口芯片構(gòu)成，文中詳細(xì)介紹了系統(tǒng)硬件架構(gòu)中EI接口電路以及FPGA內(nèi)核中序列發(fā)生模塊和序列接收模塊中核心內(nèi)容的設(shè)計(jì)方法，并給出了部分模塊的仿真波形。整個(gè)誤碼測(cè)試系統(tǒng)儀器結(jié)構(gòu)緊湊。實(shí)驗(yàn)表明，該系統(tǒng)在線檢測(cè)的速度和穩(wěn)定度方面都有大的提高。