基于FPGA的等位移多點(diǎn)采樣硬幣識(shí)別研究

式中：△fx，△fr，△N為絕對(duì)誤差。相對(duì)誤差δ=±(△fx／fx)，由于fr由晶體振蕩器輸出，其穩(wěn)定度較高，所以△fr非常小，可忽略不計(jì)?！鱊極限是±1，故測(cè)量誤差δ為：

由式(13)可以看出，測(cè)量誤差與被測(cè)信號(hào)的頻率大小無關(guān)，僅與閘門時(shí)間和標(biāo)準(zhǔn)頻率時(shí)間有關(guān)。標(biāo)準(zhǔn)頻率越高，閘門時(shí)間越長，測(cè)量誤差越小。
在本設(shè)計(jì)中，為了保證測(cè)量的速度，閘門時(shí)間比較短，在閘門時(shí)間不變的情況下，標(biāo)準(zhǔn)頻率越高，誤差越小。
為了提高測(cè)量頻率的精度，必須采用較高頻率的標(biāo)準(zhǔn)信號(hào)。在傳統(tǒng)的硬幣識(shí)別器設(shè)計(jì)中，多采用單片機(jī)測(cè)量頻率，但由于單片機(jī)受本身的時(shí)鐘頻率和若干指令運(yùn)算的限制，難以得到較高的標(biāo)準(zhǔn)頻率信號(hào)，無法滿足高速、高精度的測(cè)量要求。采用高速、高精度、高可靠性的現(xiàn)場(chǎng)可編程陣列FPGA為實(shí)現(xiàn)高速、高精度的測(cè)頻提供了保證。
在本設(shè)計(jì)中，fr=100 MHz，T1=0．1 ms，則相對(duì)測(cè)量誤差δ為：

誤差遠(yuǎn)小于測(cè)頻法和測(cè)周期法誤差。這就解決了瞬時(shí)、快速采樣的測(cè)量精度問題。
若用傳統(tǒng)的單片機(jī)等精度多倍同步測(cè)頻方案，假設(shè)用常用的MCS-51單片機(jī)，設(shè)時(shí)鐘頻率為12 MHz，機(jī)器周期為1 MHz，則誤差為：
δ1=1／(1 000 000×0．000 1)=0．01=1％(15)
可見，用傳統(tǒng)的單片機(jī)采集頻率數(shù)據(jù)，誤差太大，難以滿足高精度測(cè)量的要求。
正是出于提高測(cè)量精度的考慮，在本設(shè)計(jì)里用了FPGA來完成頻率數(shù)據(jù)的采集工作。

3 結(jié) 語
在硬幣識(shí)別器的研究中，本文首先提出了基于FP-GA的等位移多點(diǎn)采樣法，并且提出基于FPGA 的光電檢測(cè)來對(duì)硬幣的直徑進(jìn)行準(zhǔn)確測(cè)量的方法，具有一定的理論指導(dǎo)意義和較強(qiáng)的實(shí)際應(yīng)用價(jià)值。通過這些方法，大大提高了硬幣識(shí)別的準(zhǔn)確性和可靠性，特別是在對(duì)硬幣的制造材料不均勻的情況下，更能體現(xiàn)其優(yōu)越性。筆者曾對(duì)國外大公司，如：日本的GLORY公司、美國AA公司生產(chǎn)的硬幣識(shí)別器進(jìn)行研究，由于其在硬幣識(shí)別方面為單點(diǎn)采樣法，所以其對(duì)一些不均勻硬幣(如：泰國的10銖硬幣)識(shí)別效果并不理想，由于本硬幣識(shí)別器采取等位移多點(diǎn)采樣法，所以識(shí)別效果較好，識(shí)別準(zhǔn)確率可達(dá)到99．5％以上。另外，硬幣識(shí)別器在某些情況下，需要在比較惡劣的環(huán)境下使用，需要較強(qiáng)的抗干擾能力，如：在野外使用的投幣電話，在公共汽車上使用的無人值守投幣機(jī)。由于FPGA的純硬件電路特性，抗干擾能力特別強(qiáng)，具有很高的可靠性。