一種基于FPGA的誤碼性能測試方案

在數(shù)字通信系統(tǒng)的性能測試中，通常使用誤碼分析儀對其誤碼性能進行測量。它雖然具有簡單易用、測試內(nèi)容豐富、誤碼測試結果直觀、準確等優(yōu)點，但是，價格昂貴、不易與某些系統(tǒng)接口適配，通常需要另加外部輔助長線驅動電路；此外，誤碼分析儀對于突發(fā)通信系統(tǒng)的誤碼性能測試存在先天不足。例如，在對TDMA系統(tǒng)上行鏈路誤碼性能測試時，只有通過外加接口，對連續(xù)數(shù)據(jù)進行數(shù)據(jù)壓擴，才能為被測設備模擬出突發(fā)形式的數(shù)據(jù)，從而完成測試。這給測試工作帶來極大的不便。

另一方面，現(xiàn)今的通信系統(tǒng)大量采用FPGA作為系統(tǒng)的核心控制器件。將物理層上的各協(xié)議層的功能集中在FPGA內(nèi)部實現(xiàn)，不僅提高了通信系統(tǒng)的集成，同時也減少了硬件和軟件設計的復雜度。

基于上述兩方面的考慮，筆者在FPGA內(nèi)部實現(xiàn)了一個簡易的多功能誤碼分析儀。該誤碼儀主要有三方面優(yōu)點：一是可以根據(jù)用戶需要，以連續(xù)或突發(fā)的方式產(chǎn)生若干種不同的隨機序列或固定序列，并據(jù)此測試數(shù)字通信系統(tǒng)的誤碼性能；二是測試結果可以誤碼率或者誤碼數(shù)兩種形式，通過外圍器件直觀地顯示出來；三是作為被測系統(tǒng)的一個嵌入式模塊，便于功能擴展及系統(tǒng)調(diào)試。

1 偽隨機序列（m序列）

許多數(shù)字通信理論的結論都基于這樣一個假設：原始的信源信號為0、1等概并相互獨立的隨機數(shù)字序列。同樣，實際數(shù)字通信系統(tǒng)的設計，也是基于相同假設。因此，為使測試結果盡可能真實地反映系統(tǒng)的性能，采用偽隨機序列（m序列）作為測試中傳輸?shù)男盘枴?/p>

M序列是一種線反饋移位寄存器序列，其原理方框圖如圖1所示。每級移位寄存器的輸出被反饋系數(shù)Ci加權（Ci可以取1或0），經(jīng)模2和運算再反饋到第一級。令第一級的輸入為ak，就有：

根據(jù)反饋系數(shù)的取值不同，電路可以產(chǎn)生出各種具有不同特性的數(shù)字序列。對于一定的移位寄存器級數(shù)r，存在一些特殊的Ci取值，使得輸出序列的周期達到最長，即為2r-1。這樣的序列被稱為最長線性反饋移位寄存器序列，即m序列。

2 誤碼儀測試原理

該誤碼儀由發(fā)端模塊和收端模塊兩部分組成。發(fā)端模塊產(chǎn)生連續(xù)或者突發(fā)的比特流，作為通信系統(tǒng)的信源數(shù)據(jù)；收端模塊接收通信系統(tǒng)輸出的比特流，并將其與本地產(chǎn)生的、與發(fā)端形式相同的比特流進行比較，從而完成誤碼測試。從邏輯上看，誤碼儀的工作過程大致可以分成以下幾個步驟：

（1）發(fā)端模塊產(chǎn)生原始數(shù)據(jù)，并使其通過被測通信系統(tǒng)構成的信道；

（2）收端模塊產(chǎn)生與發(fā)端相同碼型、相同相位的數(shù)據(jù)流；

（3）將收到的數(shù)據(jù)流與收端產(chǎn)生的本地數(shù)據(jù)流逐比特地比較，并進行誤碼統(tǒng)計；

（4）根據(jù)誤碼統(tǒng)計結果，計算出相應的誤碼率，并輸出誤碼指示。

誤碼儀收端模塊所面臨的最主要問題是如何準確地實現(xiàn)本地產(chǎn)生的m序列與收到的數(shù)據(jù)流同步，即比特對齊，這是整個誤碼儀正常工作的前提。為了適應各種不同類型的通信系統(tǒng)，根據(jù)m序列的性質(zhì)，采用隨動同步的方法解決這個問題。