基于FPGA的高速定點(diǎn)FFT算法的實(shí)現(xiàn)

每級均由延時(shí)單元、轉(zhuǎn)接器(SW)、蝶形運(yùn)算和旋轉(zhuǎn)因子乘法4個(gè)模塊組成，延時(shí)節(jié)拍由方框中的數(shù)字表示。各級轉(zhuǎn)接器和延時(shí)單元起到對序列進(jìn)行碼位抽取并將數(shù)據(jù)拉齊的作用。每級延時(shí)在FPGA內(nèi)部用FIFO實(shí)現(xiàn)，不需要對序列進(jìn)行尋址即可實(shí)現(xiàn)延時(shí)功能。數(shù)據(jù)串行輸入，經(jīng)過3級流水處理后，串行輸出。
轉(zhuǎn)接器有一定的工作規(guī)律。例如，當(dāng)?shù)?級變換做完進(jìn)入轉(zhuǎn)接器SW1前，先對后三路數(shù)據(jù)進(jìn)行一定節(jié)拍的延時(shí)，延遲節(jié)拍分別為4，8，12。為了說明規(guī)律，把輸入轉(zhuǎn)接器的四路數(shù)據(jù)按照前后次序進(jìn)行分組，每4個(gè)時(shí)鐘節(jié)拍為1組，共16組，如圖3(左)所示。在數(shù)據(jù)流串行經(jīng)過轉(zhuǎn)接器SW1時(shí)，第0組中的數(shù)據(jù)保持不變，第1組中的數(shù)據(jù)與第4組中的數(shù)據(jù)交換；5不變，2和8交換，3和12交換，6和9交換；10不變，7和13交換，11和14交換，15不變。交換完畢后，前三路數(shù)據(jù)經(jīng)過延遲節(jié)拍分別為12，8，4的FIFO存儲器輸出，位置關(guān)系如圖3所示。

上述轉(zhuǎn)換規(guī)律對于SW2也是適用的，只是轉(zhuǎn)接器前后的延時(shí)節(jié)拍和分組的大小有所不同。
2．2 存儲單元
為了實(shí)現(xiàn)算法的流水線設(shè)計(jì)，存儲器RAM設(shè)計(jì)為64×16 b的雙端口RAM，即在時(shí)鐘信號和寫控制信號同時(shí)為低電平時(shí)，從輸入總線寫入RAM；在時(shí)鐘信號和讀控制信號同時(shí)為高電平時(shí)，從RAM輸出數(shù)據(jù)。
ROM為17×16 b的ROM，儲存經(jīng)過量化后的旋轉(zhuǎn)因子，旋轉(zhuǎn)因子為正弦函數(shù)和余弦函數(shù)的組合。根據(jù)旋轉(zhuǎn)因子的對稱性和周期性，在利用ROM存儲旋轉(zhuǎn)因子時(shí)，可以只存儲旋轉(zhuǎn)因子的一部分。
2．3 運(yùn)算結(jié)構(gòu)
Radix-4蝶形運(yùn)算單元是整個(gè)FFT處理器中的核心部件。在用Radix-4運(yùn)算器計(jì)算時(shí)需要并行輸入數(shù)據(jù)，如果能以并發(fā)數(shù)據(jù)輸入的話，則同步性和控制度較好，但實(shí)際上常要進(jìn)行串并之間的轉(zhuǎn)換。存儲RAM按單節(jié)拍輸出16 b位寬數(shù)據(jù)，選擇器不停旋轉(zhuǎn)送入到確定的位置，每4點(diǎn)全部到位后R-4使能有效；然后4個(gè)時(shí)鐘節(jié)拍得到有效結(jié)果數(shù)據(jù)，再通過選擇器旋轉(zhuǎn)送入到對應(yīng)存儲 RAM中。
復(fù)數(shù)運(yùn)算中，對應(yīng)復(fù)數(shù)的實(shí)部和虛部RAM用同一個(gè)地址發(fā)生器。地址發(fā)生器在進(jìn)行RAM地址發(fā)生時(shí)采用兩套地址，第一套是計(jì)數(shù)器按時(shí)鐘節(jié)拍順序產(chǎn)生的，用于輸入數(shù)據(jù)的存儲；第二套是由數(shù)據(jù)寬度為16 b的ROM產(chǎn)生的，ROM中存放的數(shù)據(jù)為下級運(yùn)算所需倒序的序列地址，發(fā)生地址給RAM，然后RAM按倒序地址輸出下級需要進(jìn)行運(yùn)算的數(shù)據(jù)。
2．4 塊浮點(diǎn)結(jié)構(gòu)
數(shù)字信號處理系統(tǒng)可分為定點(diǎn)制、浮點(diǎn)制和塊浮點(diǎn)制，它們在實(shí)現(xiàn)時(shí)對系統(tǒng)資源的要求不同，工作速度也不同，有著不同的適用范圍。定點(diǎn)制算法簡單，速度快，但動態(tài)范圍有限，需要用合適的溢出控制規(guī)則(如定比例法)適當(dāng)壓縮輸入信號的動態(tài)范圍。浮點(diǎn)表示法動態(tài)范圍大，可避免溢出，但系統(tǒng)實(shí)現(xiàn)復(fù)雜，硬件需求量大，速度慢。
為了提高精度，并減少復(fù)雜度和存儲量，采用塊浮點(diǎn)結(jié)構(gòu)。塊浮點(diǎn)算法是以上兩種表示法的結(jié)合。這種表示方法是，一組數(shù)共用同一個(gè)階碼，這個(gè)階碼是這組數(shù)中最大數(shù)的階碼。塊浮點(diǎn)算法無需進(jìn)行額外的指數(shù)運(yùn)算，僅對尾數(shù)進(jìn)行運(yùn)算即可，其與定點(diǎn)運(yùn)算一樣方便，但需要在每級運(yùn)算結(jié)束后進(jìn)行本級運(yùn)算溢出最大位數(shù)判斷，以對數(shù)據(jù)塊進(jìn)行塊指數(shù)調(diào)整。在調(diào)整時(shí)僅保留一位符號位，因而能夠充分利用有限位長。這樣處理比定點(diǎn)方法擴(kuò)大了動態(tài)范圍，并且提高了精度，比浮點(diǎn)運(yùn)算在速度上有了提高。塊浮點(diǎn)結(jié)構(gòu)如圖4所示。

3 結(jié) 語
著重討論基于FPGA的64點(diǎn)高速FFT算法的實(shí)現(xiàn)方法。采用高基數(shù)結(jié)構(gòu)和流水線結(jié)構(gòu)，大大提高了FFT處理器的運(yùn)行速度。同時(shí)塊浮點(diǎn)結(jié)構(gòu)的引入，也大幅減少了浮點(diǎn)操作占用FPGA器件的資源數(shù)目，兼顧了FPGA高精度、低資源、低功耗的特點(diǎn)。從實(shí)驗(yàn)結(jié)果看，該方法可以滿足高速實(shí)時(shí)處理數(shù)字信號的要求。