基于EDA技術(shù)的電子設(shè)計(jì)要點(diǎn)

數(shù)字化是電子設(shè)計(jì)發(fā)展的必然趨勢，EDA 技術(shù)綜合了計(jì)算機(jī)技術(shù)、集成電路等在不斷向前發(fā)展，給電子設(shè)計(jì)領(lǐng)域帶來了一種全新的理念。本文筆者首先簡單對EDA 技術(shù)的概念做了一個(gè)介紹，接著詳細(xì)闡述了EDA 技術(shù)的幾種典型特點(diǎn)，討論了EDA技術(shù)在電子設(shè)計(jì)中的應(yīng)用及一般流程，最后從細(xì)謹(jǐn)態(tài)度出發(fā)，根據(jù)經(jīng)驗(yàn)，提出了幾點(diǎn)注意事項(xiàng)。

0 引言

21 世紀(jì)是信息的時(shí)代，各種電子技術(shù)都迅雷不及掩耳的速度更新發(fā)展，電腦、手機(jī)、DV 等已成為當(dāng)代生活不可缺少的一部分，這些電子產(chǎn)品的功能日漸增多，性能越來越好，價(jià)格卻有減無增，探究其原因，集成電路制造技術(shù)的發(fā)展和電子設(shè)計(jì)技術(shù)的提高是兩大主流因素，集成電路制造技術(shù)以微細(xì)加工為主，電子設(shè)計(jì)技術(shù)以EDA 技術(shù)為核心。EDA 技術(shù)已成為當(dāng)今電子技術(shù)發(fā)展的前沿之一，這是在各技術(shù)較先進(jìn)的國家的共同努力下取得的成果，CPLD、FPGA 可編程邏輯器件的應(yīng)用，無疑為電子設(shè)計(jì)帶來了極大的靈活性和適用性。

1 EDA 技術(shù)的概念與特征

1.1 概念

EDA 技術(shù)即是電子設(shè)計(jì)自動化技術(shù)，它由PLD 技術(shù)發(fā)展而來，可編程邏輯器件PLD 的應(yīng)用與集成規(guī)模的擴(kuò)大為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的方便和靈活性，變革了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)理念、過程、方法。通過對PLD 技術(shù)不斷地改進(jìn)提高，EDA 技術(shù)應(yīng)運(yùn)而生。

EDA 技術(shù)就是基于大規(guī)?？删幊唐骷?，以計(jì)算機(jī)為工具，根據(jù)硬件描述語言HDL 完成表達(dá)，實(shí)現(xiàn)對邏輯的編譯化簡、分割、布局、優(yōu)化等目標(biāo)的一門新技術(shù)，借助EDA 技術(shù)，操作者可以通過利用軟件來實(shí)現(xiàn)對硬件功能的一個(gè)描述，之后利用FPGA/CPLD 才可得到最終設(shè)計(jì)結(jié)果。

1.2 特征

1.2.1 全新的設(shè)計(jì)方法：自頂向下

傳統(tǒng)的電子設(shè)計(jì)方法一般多是“自底向上”的，通俗來說就是在確定標(biāo)準(zhǔn)的通用的集成電路芯片之后，再行模塊設(shè)計(jì)，最終完成系統(tǒng)設(shè)計(jì)。這種設(shè)計(jì)長期以來存在著難以克服的缺陷，效率不高，容易出故障，所需元器件太多，消耗大……EDA 技術(shù)是對傳統(tǒng)電子設(shè)計(jì)方法的一種突破與變革，它的設(shè)計(jì)是“自頂向下”的，也即以系統(tǒng)設(shè)計(jì)為切入點(diǎn)，在設(shè)計(jì)之時(shí)就做好功能方框圖的劃分并完成各部分結(jié)構(gòu)的規(guī)劃，在方框圖劃分階段完成仿真、糾錯工作，同時(shí)借助HDL 完成對高層次系統(tǒng)的邏輯描述，經(jīng)驗(yàn)證后，借助綜合的優(yōu)化工具完成電子設(shè)計(jì)，借助EDA 技術(shù)，操作者可以通過利用軟件來實(shí)現(xiàn)對硬件功能的一個(gè)描述，之后利用FPGA/CPLD 才可得到最終設(shè)計(jì)結(jié)果。

這樣，我們可以發(fā)現(xiàn)，不論是仿真還是調(diào)試都是在初期在一個(gè)高層次上就完成了的，如此，既有助于及時(shí)發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上可能出現(xiàn)的錯誤，減少設(shè)計(jì)工作中的失誤，同時(shí)有效地提高了電子設(shè)計(jì)工作效率和成功率。

1.3 獨(dú)特的描述語言：硬件描述語言

EDA 技術(shù)以硬件描述語言HDL 為系統(tǒng)邏輯描述的主要表達(dá)方式，那么什么是硬件描述語言?它是相對于一般的計(jì)算機(jī)語言如C、Pascsl 來說的，多應(yīng)用于設(shè)計(jì)硬件電子系統(tǒng)，也屬計(jì)算機(jī)語言，它描述電子系統(tǒng)的邏輯功能、電路功能和連接方式。ABEL-HDL 和VHDL 是現(xiàn)今應(yīng)用比較廣泛的兩種硬件描述語言，后者較前者應(yīng)用更多。

ABEL 可以支持各種方式的輸入，所謂的輸入方式就是指電路系統(tǒng)設(shè)計(jì)的表達(dá)方式，包括真值表、狀態(tài)圖。它的描述具有很強(qiáng)的獨(dú)立性，與此同時(shí)，從寬口徑到系統(tǒng)它都能完成描述，因而可以適應(yīng)不同規(guī)模的編程設(shè)計(jì)，利用標(biāo)準(zhǔn)格式設(shè)計(jì)還 可以轉(zhuǎn)換設(shè)計(jì)環(huán)境，對比VHDL 來說，它的適用面要寬許多，使用操作靈活簡單，要求也要寬松，易于速成。

1.4 典型的設(shè)計(jì)：ASIC

現(xiàn)在電子產(chǎn)品更新極快，復(fù)雜度也在不斷提高，有時(shí)候一個(gè)看起來比較簡單電子系統(tǒng)它的組成也許是數(shù)萬的中小規(guī)模集成電路，這樣就使電子系統(tǒng)經(jīng)常遭遇耗能高、可靠性低等問題的挑戰(zhàn)。ASIC 芯片是對此問題進(jìn)行改善的一個(gè)有效途徑。

它包涵了FPGA 和CPLD 器件，F(xiàn)PGA/CPLD 是實(shí)現(xiàn)EDA 的基礎(chǔ)，也是EDA 思想的最終表述手段，屬于高密度的可編程邏輯器件，一般像樣品的研制或者是批量不大的產(chǎn)品開發(fā)它們都能適用，并且極大的縮短設(shè)計(jì)周期，削減開銷，避免風(fēng)險(xiǎn)，使產(chǎn)品能夠盡快上市。

FPGA 和CPLD 的結(jié)構(gòu)有所不同，前者是標(biāo)準(zhǔn)的門陣列，而后者是與或陣列，但是二者的集成度及易用性都頗為相似，因而可以并駕齊驅(qū)。當(dāng)然二者也有各自的特點(diǎn)，其差異表現(xiàn)在以下幾個(gè)方面：

(1)顆粒粗細(xì)不同。與CPLD 相比，F(xiàn)PGA 的顆粒相對細(xì)一些，它的一個(gè)顆粒只是邏輯宏單元，而CPLD 的則是邏輯宏塊。

(2)適用結(jié)構(gòu)不同。FPGA 更適合應(yīng)用于觸發(fā)器相對豐富的結(jié)構(gòu)之中，CPLD 比較適合應(yīng)用于觸發(fā)器有限但是積項(xiàng)特別豐富的結(jié)構(gòu)之中。

(3)編程方式不同。FPGA 在邏輯門下就可以實(shí)現(xiàn)編程，多采用改變內(nèi)部布線的方式，具備很強(qiáng)的靈活性。GPLD 只有在邏輯快下才可實(shí)現(xiàn)變成，多采用修改已經(jīng)固定了的內(nèi)連電路的邏輯功能的方式，速度更快。

(4)功能消耗不同。FPGA 消耗小，CPLD 消耗比較而言大一些。

2 EDA 技術(shù)在電子設(shè)計(jì)中的應(yīng)用

EDA 技術(shù)屬于一種層次比較高的電子設(shè)計(jì)方式，也可以稱作系統(tǒng)級設(shè)計(jì)方法，它以概念來驅(qū)動，電子設(shè)計(jì)工作者并不需要利用門級原理圖，只是針對確定了的設(shè)計(jì)目標(biāo)就可以實(shí)現(xiàn)對電路的描述，這樣一來，就少了電路細(xì)節(jié)的約束和限制，使設(shè)計(jì)可以更多的放開從而更具創(chuàng)造性，待設(shè)計(jì)人員有了概念構(gòu)思之后，再講高層次描述輸入到計(jì)算機(jī)中去，EDA 系統(tǒng)在規(guī)則驅(qū)動下就會自動完成整個(gè)電子的設(shè)計(jì)。如此，新的概念就可以在段時(shí)間中就成為產(chǎn)品，基于EDA 技術(shù)的電子設(shè)計(jì)流程如圖1 所示：

可以看到電子EDA 技術(shù)設(shè)計(jì)的工作流程包括：系統(tǒng)劃分、VHDL 代碼或圖形的輸入、代碼級功能仿真、送配前時(shí)序仿真、編程下載、ASIC 實(shí)現(xiàn)。電子設(shè)計(jì)的第一步是借助文本或者是圖形編輯工具將設(shè)計(jì)呈現(xiàn)出來，即實(shí)現(xiàn)設(shè)計(jì)描述。第二步是借助編譯器實(shí)施錯排編譯，也即HDL 程序輸入，至于選擇那種輸入形式并不一定，一般設(shè)計(jì)的原理圖比較直觀，所以不難掌握，也不難被接受，并且編輯器中可供利用的單元器件非常多，這時(shí)候就給設(shè)計(jì)者提供了根據(jù)自己需要選擇表達(dá)的方式的機(jī)會，倘使是編譯文件是VHDL 文件，那么在進(jìn)行綜合之前還要進(jìn)行的一項(xiàng)重要工作就是仿真，就是把設(shè)計(jì)原程序送入VHDL仿真器之中，這個(gè)仿真過程可以有助于及時(shí)發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上可能出現(xiàn)的錯誤。第三步就是綜合，溝通軟件和硬件設(shè)計(jì)，待綜合后，就可以生成網(wǎng)表，針對網(wǎng)表，可以實(shí)施功能仿真，從而保證設(shè)計(jì)描述嚴(yán)格遵循并符合設(shè)計(jì)意圖，仿真功能實(shí)際上只是從邏輯功能上對電子設(shè)計(jì)進(jìn)行檢測，并不涉及器件的一些硬件方面的特性，例如典型的有延遲特性，一些不甚嚴(yán)格的設(shè)計(jì)，這一層仿真通?？梢允∪ァＷ詈笠徊绞蔷幊滔螺d，通過仿真確定設(shè)計(jì)正確無誤后，利用FPGA/CPLD 來完成邏輯映射操作，適配，最后利用JTAG 編程器或者其它下載設(shè)計(jì)項(xiàng)目到目標(biāo)器件PFGA 之中，完成系統(tǒng)級設(shè)計(jì)。