14張圖看懂半導(dǎo)體工藝演進(jìn)對DRAM、邏輯器件、NAND的影響
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3D NAND取代了2D NAND，成為NAND產(chǎn)品的技術(shù)選擇，現(xiàn)在3D NAND的比特出貨量也已經(jīng)超過了2D NAND。3D NAND尺寸的縮減是由層數(shù)進(jìn)行表征的，驅(qū)動(dòng)力來自于層沉積和蝕刻取代了2D NAND中的光刻工藝。
在第13張幻燈片中，我展示了3D NAND的三個(gè)主要制造步驟-CMOS制造、存儲(chǔ)陣列制造和互聯(lián)。三星和東芝(NAND產(chǎn)品的頭兩號供應(yīng)商)使用的基本存儲(chǔ)陣列工藝如右側(cè)圖所示。隨著層數(shù)的增加，存儲(chǔ)器陣列必須在“位串堆疊”階段拆分成多個(gè)段。左下圖顯示了三家領(lǐng)先供應(yīng)商的層數(shù)和位串。
在第14張和第15張幻燈片中，我介紹了一些主要的3D NAND工藝模塊，并討論了這些模塊對清洗和濕條帶的需求。
幻燈片16展示了3D NAND的總清洗次數(shù)與三星3D NAND工藝的層數(shù)。3D NAND清洗次數(shù)之所以隨著層數(shù)增加而增加，主要是因?yàn)殡A梯成型時(shí)的CMP清洗。在第一階梯掩模之后，每個(gè)后續(xù)掩模都需要在施加掩膜之前通過CMP清洗將層平坦化。
結(jié)論
DRAM工藝尺寸的縮減正在面臨基本的物理限制，目前還有沒有明確的解決方案，由于印刷需求的推動(dòng)，DRAM的清洗復(fù)雜度也在增加。
隨著行業(yè)向5nm和3nm的推進(jìn)，邏輯器件的工藝尺寸將持續(xù)縮減。納米線和納米片將對清洗帶來新的挑戰(zhàn)。隨著掩膜數(shù)量的則更加，以及多重圖案化方案越來越復(fù)雜，邏輯器件的清洗次數(shù)也在增長。
NAND工藝尺寸的縮減已經(jīng)完成落腳到了3D NAND層數(shù)的增加上。由于階梯成型需要CMP清洗，3D NAND器件的清洗次數(shù)也在不斷增加。
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