提高3D NAND性能、可靠性和良率的 考慮因素
前言
本文引用地址:http://butianyuan.cn/article/201810/393071.htm多年來(lái),全球的非易失存儲(chǔ)功能都仰仗于 NAND 閃存技術(shù)。其用途已經(jīng)從單純的閃存驅(qū)動(dòng)器擴(kuò)展到筆記本電腦、智能手機(jī)和平板電腦,如今又?jǐn)U展至云端存儲(chǔ)操作所需固態(tài)存儲(chǔ)記憶體。隨著時(shí)間的推移,結(jié)構(gòu)上的逐漸演進(jìn)已滿足對(duì)存儲(chǔ)容量增加、尺寸縮小和可靠度提升上的不斷需求,而且此技術(shù)已經(jīng)驗(yàn)證,可提供高性能,低功耗,并和以前的固態(tài)存儲(chǔ)技術(shù)相比,每存儲(chǔ)單位比特成本更低,其價(jià)值不言而喻。
最初,NAND 閃存制造商使用多重圖案化技術(shù)來(lái)縮小尺寸,從而增加存儲(chǔ)密度,降低相對(duì)應(yīng)成本。遺憾的是,2D 或平面 NAND 閃存存儲(chǔ)體在 15nm 節(jié)點(diǎn)時(shí)已經(jīng)觸及縮小的極限。制造商不得不采用具有革新意義的環(huán)繞式閘極層堆疊起來(lái)的 NAND, 以實(shí)現(xiàn)新的性能目標(biāo)。這就是如今3D NAND 結(jié)構(gòu)的開(kāi)端,它代表對(duì)于縮小方式需求的根本轉(zhuǎn)變。3D NAND 技術(shù)不是在二維平面上進(jìn)行水平方向縮小,而是采用垂直方向擴(kuò)展,或者第三維度方向上進(jìn)行擴(kuò)展,如圖 1a 和 1b。3D NAND 不僅能達(dá)到更高存儲(chǔ)密度, 也能降低每存儲(chǔ)單位比特的成本。
圖 1a.
圖 1b.
圖 1a 和 1b. 3D NAND 設(shè)計(jì)在垂直方向做多層堆疊來(lái)達(dá)成更高的存儲(chǔ)單元密度,以降低每存儲(chǔ)單元比特的成本,從而解決了 2D NAND 的縮小難題。
盡管 3D NAND 極具優(yōu)勢(shì),但制造起來(lái)工藝復(fù)雜和資本投資高,在制程控制、良率提升和經(jīng)濟(jì)規(guī)模上給晶圓廠帶來(lái)了更多的挑戰(zhàn)1。隨著晶圓廠大量投資于 24 層、32 層和
48 層 3D NAND 制造工藝開(kāi)發(fā),他們也制造出了更有競(jìng)爭(zhēng)力的每存儲(chǔ)單位比特成本的存儲(chǔ)體。出于種種考量,64 層和更多層數(shù)的 3D NAND 結(jié)構(gòu)顯示能夠最大化節(jié)省成本。
圖 2. 通過(guò)堆疊存儲(chǔ)單元,3D NAND 的架構(gòu)不依賴橫向縮小來(lái)增加存儲(chǔ)密度。
2007 年,東芝(bit cost scalable,即 BICS)和三星(垂直 NAND,即 V-NAND)率先采用 3D NAND 技術(shù)。美光/英特爾和 SK 海力士緊隨其后,中國(guó)的長(zhǎng)江存儲(chǔ)也是新起之秀。這些都是 3D NAND 元件的主要制造商。三星在 2013 年首次實(shí)現(xiàn)了 3D NAND 量產(chǎn), 且近年不斷擴(kuò)大生產(chǎn)規(guī)模。據(jù)估計(jì),到 2017 年底,三星 3D NAND 閃存產(chǎn)量超過(guò) NAND 閃存總產(chǎn)量的 70%。當(dāng)年第 4 季度,季度產(chǎn)量占比超過(guò) 80%。
雖然 3D NAND 日趨成熟并成為主流技術(shù),芯片制造商非常清楚,考慮到制造上高度復(fù)雜性,要以更低成本來(lái)滿足全球消費(fèi)者和企業(yè)上對(duì)于數(shù)據(jù)存儲(chǔ)的需求,還有很長(zhǎng)的路要走。從芯片制造商到設(shè)備制造商和材料供應(yīng)商,整個(gè)半導(dǎo)體行業(yè)需要共同努力才能更進(jìn)一步來(lái)制造出高生產(chǎn)良率、高性能低成本的 3D NAND 閃存存儲(chǔ)體。和之前的技術(shù)異曲同工的是,專注于工藝制造效率、材料創(chuàng)新和污染控制可優(yōu)化制造工藝,從而提高性能,提高良率,降低成本。本白皮書(shū)將關(guān)注于探討幾個(gè)關(guān)鍵領(lǐng)域,特別是蝕刻和沉積上的挑戰(zhàn),以及污染問(wèn)題。
材料上的優(yōu)化開(kāi)發(fā)來(lái)達(dá)到高縱橫比的蝕刻
在平面 NAND 技術(shù)中,縮小主要由光刻來(lái)達(dá)成。在縮小 3D NAND 時(shí),需要極高的精度控制和工藝重復(fù)性才能達(dá)成對(duì)于 3D 復(fù)雜結(jié)構(gòu)所需要極高縱橫比 (HAR) 特性的需求。因此,3D NAND 的成功需要?jiǎng)?chuàng)新的圖案轉(zhuǎn)移解決方案已降低變異性。
在極高縱橫比 (HAR) 的狀況下,蝕刻的精度對(duì)于優(yōu)化通道的通孔和存取單元的溝槽、獨(dú)特的外圍階梯架構(gòu)是非常重要的,其中外圍階梯架構(gòu)主要是將存儲(chǔ)單元連接到周邊的CMOS 電路,用于讀取、寫(xiě)入和刪除存儲(chǔ)數(shù)據(jù)。
目前,極高縱橫比 (HAR) 蝕刻通常采用無(wú)定型碳作為硬掩模材料。隨著通道縱橫比的增加,該材料已達(dá)到極限。目前業(yè)界正在開(kāi)發(fā)幾種可能的方法,以提高無(wú)定形碳的選擇比,包括對(duì)無(wú)定形碳進(jìn)行摻雜或添加其他硬掩模材料。
最新尺寸信息提示,垂直間距約為 100 nm,堆疊厚度約為5 μm,相應(yīng)地縱橫比約為 50:1。更糟糕的是,由于單元存儲(chǔ)堆棧上成對(duì)的氮化硅 (Si3N4) 和用于隔離單元的二氧化硅 (SiO2),干法蝕刻工程師很難在實(shí)行連續(xù)垂直通道蝕刻的同時(shí),對(duì)無(wú)定形碳硬掩模材料還能保留高選擇比使蝕刻氣體能夠到達(dá)通道的底部,達(dá)成直線通道輪廓。他們需要借助于材料本身特性上重大的更改,甚至采用新材料,才能克服這些難題。
此外,隨著多層堆疊高度的增加,要在存儲(chǔ)陣列通道的頂部和底部達(dá)到相同的蝕刻和沉積輪廓?jiǎng)t更難上加難。例如,比率為 ~ 50:1 時(shí),濕法蝕刻挑戰(zhàn)在于如何選擇性去除存儲(chǔ)堆疊中的 Si3N4。難點(diǎn)在于如何在堆疊通道的頂部和底部以及晶片中均勻去除 Si3N4,而不蝕刻任何 SiO2。層數(shù)低于 96 時(shí),可以使用熱磷酸 ( ~ 160°C) 進(jìn)行蝕刻;然而,層數(shù)高達(dá)或超過(guò) 96 層時(shí),就需要專門配制濕法蝕刻化學(xué)品,來(lái)提高工藝余量。
還有其他工藝也需要特別配置化學(xué)品才能實(shí)現(xiàn)所需規(guī)格, 比如使用濕法脫模去除硬掩模材料。HAR 蝕刻需采用極端工藝,必須采用越來(lái)越難以蝕刻的硬掩模材料。這樣的硬掩模材料在蝕刻步驟后也更難以去除。
除了干法蝕刻機(jī)臺(tái)和工藝創(chuàng)新, 3D NAND 所需的 HAR 特性、硬掩模材料以及后續(xù)制程相關(guān)材料研發(fā)工藝步驟也需要開(kāi)發(fā)相應(yīng)對(duì)策, 以實(shí)現(xiàn)關(guān)鍵蝕刻工藝的穩(wěn)定性、可重復(fù)性和最優(yōu)化。
圖 3: Si3N4 相 對(duì)于SiO2 的選擇性去除。這是制造單元堆疊的重要步驟,而且頂部和底部必須滿足同樣的規(guī)格。
隨著 3D NAND 的堆疊越來(lái)越高, 硅通道越來(lái)越長(zhǎng),元件速度受通道中電子遷移率及電子遷移行程延長(zhǎng)所限制。制造商能夠通過(guò)在導(dǎo)電硅通道中摻雜物質(zhì),以提高導(dǎo)電硅通道中的電子遷移率,來(lái)補(bǔ)償元件減速效應(yīng)。目前已知的是摻鍺可以改善電子遷移率,目前正用于開(kāi)發(fā)3D NAND 工藝。這項(xiàng)工藝的要求是在直徑約 50nm、深數(shù)微米的
HAR 硅通道中做均勻摻雜。供應(yīng)商正在努力尋找為這種應(yīng)用提供鍺摻雜的更有效方法。目前公認(rèn)有效的是采用純鍺烷,取代現(xiàn)行的使用氫稀釋鍺烷的做法。要實(shí)現(xiàn)最大限度地提高通道的導(dǎo)電性、同時(shí)保持元件的運(yùn)行速度的目的,就要多方尋求最佳解決方案。
圖 4: 隨著硅通道變長(zhǎng),增加電子的遷移率變得至關(guān)重要。
如前所述,3D NAND 中階梯結(jié)構(gòu)的目的是連接 NAND 堆疊底部的單元,使鎢 (W) 沉積能夠從外圍電路連接單元控制柵的字線。每一層單元形成一個(gè)臺(tái)階,隨著單元堆疊得更多,階梯變得越來(lái)越長(zhǎng)。這就需要沿著階梯長(zhǎng)度(頂部到底部約 10μm)配置越來(lái)越長(zhǎng)的導(dǎo)體,從而導(dǎo)致信號(hào)延遲, 影響元件速度。改善信號(hào)延遲可能需要用其他導(dǎo)體替代鎢,例如鈷、釕或鉬,這些金屬在較薄的狀態(tài)下,具有較低的電阻率,有助于保持元件的整體性能。業(yè)界已經(jīng)開(kāi)始開(kāi)發(fā),以便在這些極端 HAR 條件下利用原子層沉積 (ALD) 方式,成長(zhǎng)達(dá)到單元堆疊的頂部和底部同時(shí)具有均勻的薄膜。為解決極端縱橫比制程中相關(guān)的難題,一些 3D NAND 制造商正在研究串堆疊,即將多個(gè) 96 層結(jié)構(gòu)彼此堆疊的工藝。這種方法可減少因?yàn)闃O端縱橫比造成蝕刻和沉積方面越來(lái)越多的問(wèn)題,但即使采用串堆疊,階梯長(zhǎng)度還是會(huì)增加,W 字線仍然不能過(guò)度刻蝕。此時(shí)就需要使用特殊配制化學(xué)品。
在上游供應(yīng)鏈就進(jìn)行缺陷控制
在 3D NAND 工藝中,工藝純度和缺陷控制至關(guān)重要。較大芯片尺寸和傳統(tǒng) NAND 閃存單元對(duì)于缺陷的容差大于較小尺寸和復(fù)雜結(jié)構(gòu)。實(shí)際上,隨著 3D 堆疊中晶體管數(shù)量的增加,一個(gè)缺陷可能會(huì)遮蔽多個(gè)存儲(chǔ)單元,進(jìn)而影響整個(gè)存儲(chǔ)體的性能。因此,必須識(shí)別所有潛在的污染區(qū)域并采取適當(dāng)?shù)拇胧┮匀コ齺?lái)自于蝕刻腔、材料雜質(zhì)、不適合的化學(xué)品過(guò)濾裝置、晶圓載體設(shè)備和光刻膠中的泡沫等污染源所產(chǎn)生的缺陷。
在極端 HAR 離子蝕刻步驟中,蝕刻機(jī)內(nèi)部蝕刻腔體長(zhǎng)時(shí)間暴露于高能量離子和高溫制程中,腔體本身會(huì)受侵蝕導(dǎo)致顆粒脫落。傳統(tǒng)上,為了抵擋腐蝕性離子的侵蝕,蝕刻腔部件會(huì)噴涂一層氧化釔 (Y2O3),如圖 5 所示。這種涂層對(duì)于微電子工程師來(lái)說(shuō)是非常粗糙的。這種粗糙的涂層會(huì)導(dǎo)致大量的小顆粒和污染物脫落。這就需要使用物理氣相沉積 (PVD) 或等離子增強(qiáng)化學(xué)汽相沉積等技術(shù)來(lái)沉積更高質(zhì)量的 Y2O3 層。該沉積層密度越高,表面越平滑,晶圓缺陷相對(duì)就越少。
圖 5. PVD 硅表面與等離子噴涂表面的對(duì)比。
ALD 工藝也是如此。最近,對(duì)于高質(zhì)量涂層測(cè)試需求的增加已擴(kuò)展到 ALD 腔體和機(jī)臺(tái)零件。由于利用 ALD 工藝來(lái)沉積存儲(chǔ)單元層中使電荷流通的通道,對(duì)任何金屬雜質(zhì)污染都非常敏感。任何與 ALD 制程中化學(xué)前軀物會(huì)接觸的表面都是潛在的污染源。包含輸送系統(tǒng)中、管道、閥門和儀表的任何內(nèi)部部件,都可能需要借助涂層技術(shù)防止污染物。
零件涂層是高度定制化工藝。某些情況下,PVD 就足夠了,但需要覆蓋具有極端臺(tái)階存在的任何部件就需要 ALD 工藝。盡管最初針對(duì)高質(zhì)量涂層在蝕刻和沉積腔部件的需求來(lái)自于 3D NAND 規(guī)格,但高端邏輯制造商 IDM 也越來(lái)越注重此涂層的質(zhì)量需求。
隨著元件在幾何尺寸上不斷縮小,每一代 3D NAND 對(duì)污染物也越來(lái)越敏感。材料純度至關(guān)重要,因?yàn)槿魏稳毕輰?duì)元件性能的影響越來(lái)越大。材料純度控制越來(lái)越關(guān)鍵。
此外,控制存儲(chǔ)單元構(gòu)造中的污染對(duì)于提升晶圓良率和可靠性也至關(guān)重要。首先是和每片晶圓直接接觸的化學(xué)品。正因如此,芯片制造商不斷強(qiáng)烈要求化學(xué)品供應(yīng)商,提供更高的純度。提高化學(xué)品純度是在晶片制造過(guò)程中實(shí)現(xiàn)工
藝清潔以提高元件良率的第一步。因此,與能夠大批量制造的供應(yīng)商合作非常關(guān)鍵,他們必需要擁有先進(jìn)的質(zhì)量制造管控措施、潔凈的包裝和物流(如包括溫度控制運(yùn)輸)。
考慮到大量通道通孔(每片芯片超 20 億個(gè))的存在以及先進(jìn) 3D NAND 元件的堆疊厚度增加,在每一代技術(shù)中,蝕刻步驟產(chǎn)生副產(chǎn)物的數(shù)量變得越來(lái)越重要。此外,由于工藝步驟繁多,一批晶圓通常會(huì)長(zhǎng)時(shí)間置于 FOUP 的微環(huán)境中以等待下一階段制程。在這種情況下,蝕刻所產(chǎn)生任何殘留在晶片上的副產(chǎn)物可能會(huì)被吸附至 FOUP 內(nèi)部表面, 在等待期會(huì)被轉(zhuǎn)移到其他晶圓上,以致造成其他晶圓的缺陷。為防止副產(chǎn)物在微環(huán)境中的再吸附,一種創(chuàng)新解決方案應(yīng)運(yùn)而生:使用內(nèi)部涂有阻隔材料的聚碳酸酯 FOUP。這樣可以更有效地抽走副產(chǎn)物,從而減少缺陷的產(chǎn)生。
對(duì)于深蝕刻結(jié)構(gòu),定義無(wú)定形碳硬掩膜層需要非常厚的高粘度光阻劑層 ( ~ 1000 cps)。這種高粘度會(huì)導(dǎo)致光阻分配期間產(chǎn)生微泡,在隨后的圖案轉(zhuǎn)移化中成為缺陷。在大尺寸技術(shù)晶圓廠中,晶圓上產(chǎn)生氣泡并不重要;然而,因?yàn)槌叽巛^小(例如,通道直徑約為 50 nm),3D NAND 工藝對(duì)光刻缺陷更為敏感。為了有效地減少氣泡,需要一種新穎的泵送方式來(lái)傳送高粘度光阻劑。
為此,泵送系統(tǒng)開(kāi)發(fā)了出來(lái),用于過(guò)濾、去除氣泡和分配高粘度光阻劑。這個(gè)兩級(jí)泵系統(tǒng)擁有一個(gè)重要特征,那就是在兩個(gè)泵之間安裝一個(gè)過(guò)濾器。在沒(méi)有泵送狀態(tài)下,光阻劑經(jīng)過(guò)過(guò)濾器進(jìn)入第二級(jí)泵,在不限制流量下將氣泡釋放。理想情況下,該泵是聯(lián)網(wǎng)的,集成流量計(jì)可以通過(guò)網(wǎng)絡(luò)將分配量上傳至晶圓廠參數(shù)監(jiān)控系統(tǒng)。
另一種減少氣泡可能性的方法是利用在原來(lái)光阻瓶?jī)?nèi)置放另一包裝袋概念。將光阻劑置放于此一潔凈的包裝袋內(nèi)。當(dāng)瓶子和包裝袋之間的空間被加壓,即能有效地將光阻劑擠出到機(jī)臺(tái)上。一方面可以減少光阻劑和原來(lái)光阻瓶材料之間的直接接觸,有助于避免光阻劑被污染的問(wèn)題,另外也消除在原來(lái)沒(méi)有另一包裝袋的光阻瓶設(shè)計(jì)中,因光阻劑逐步使用后所產(chǎn)生的頂部空氣所造成的氣泡,此氣泡會(huì)在泵送過(guò)程中被夾帶而造成圖案轉(zhuǎn)移化中形成為缺陷。
總之, 當(dāng)下和未來(lái)的污染控制進(jìn)展對(duì)于為了實(shí)現(xiàn)增加層數(shù)、縮小尺寸的高級(jí)芯片開(kāi)發(fā)所需的工藝潔凈至關(guān)重要。為了確保芯片制造工藝潔凈,整個(gè)半導(dǎo)體生態(tài)系統(tǒng)必須共同努力,確定潛在的污染源并開(kāi)發(fā)合適的解決方案。
總結(jié)
隨著工藝縮小,達(dá)到二維平面 NAND 閃存的極限,同時(shí)3D NAND 單元層堆疊技術(shù)不斷進(jìn)步,一系列與堆疊(而非尺寸縮小)相關(guān)的工藝挑戰(zhàn)涌現(xiàn)出來(lái)。應(yīng)對(duì)這些挑戰(zhàn)需要各種創(chuàng)新:
? 針對(duì)極端 HAR 蝕刻,創(chuàng)新包括所有相關(guān)的硬掩膜材料和副產(chǎn)物管控
? 減少缺陷,必須滿足對(duì)于先進(jìn)制造中的污染物控制需求,
? 提高通道電子遷移率和周邊電路的電導(dǎo)率以解決存儲(chǔ)元件減速問(wèn)題
? 精確構(gòu)建對(duì)于存儲(chǔ)單元不斷在幾何尺寸上持續(xù)極端縮小的解決方案
IDM、OEM 及整個(gè)供應(yīng)鏈中的材料制造商/污染控制專家需密切合作,在可預(yù)見(jiàn)的未來(lái)繼續(xù)實(shí)現(xiàn)3D NAND 工藝創(chuàng)新。隨著垂直單元堆疊架構(gòu)明顯向 128、256 甚至更高層數(shù)邁進(jìn),業(yè)界將實(shí)現(xiàn)更高的性能、更可靠的元件、更高的容量和更低的每存儲(chǔ)單元比特成本。
Entegris 在提高 3D NAND 性能、可靠性和良率解決方案
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評(píng)論