揭秘3nm/2nm工藝的新一代晶體管結(jié)構

納米片的制造

未來，領先的IC供應商將遷移到諸如納米片之類的GAA架構，這將面臨諸多挑戰(zhàn)。

“就像從平面到FinFET的過渡一樣，從FinFET到GAA的過渡也將是艱難的?！?Lam Research計算產(chǎn)品副總裁David Fried說?！稗D(zhuǎn)向FinFET時，最大的挑戰(zhàn)是優(yōu)化垂直側(cè)壁上的器件，因此出現(xiàn)了許多表面處理和沉積挑戰(zhàn)?，F(xiàn)在，使用GAA必須在結(jié)構底層優(yōu)化設備。表面處理和沉會變得更具挑戰(zhàn)性?！?/p>

蝕刻，一種去除晶體管結(jié)構中材料的工藝，如今也更具有挑戰(zhàn)性。Fried說：“使用平面結(jié)構時，通常很清楚何時需要各向同性（共形）的過程而不是各向異性（定向）的過程。使用FinFET時變得有些棘手。使用GAA時，這個問題變得非常棘手。一些過程在某些地方需要各向同性，例如在納米線/片材下方進行蝕刻以及各向異性，這個過程極具挑戰(zhàn)。”

圖2：堆疊納米片F(xiàn)ET的工藝流程。資料來源：Leti

在工藝流程中，納米片F(xiàn)ET開始于在基板上形成超晶格結(jié)構。外延工具在襯底上沉積交替的SiGe和硅層。至少堆疊三層SiGe和三層硅組成。

下一步是在超晶格結(jié)構中制造微小的垂直鰭片。每個納米片彼此分開，并且在它們之間留有空間。在晶圓廠流程中，使用極紫外（EUV）光刻技術對鰭片進行構圖，然后進行蝕刻工藝。

Onto Innovation戰(zhàn)略產(chǎn)品營銷高級總監(jiān)Scott Hoover表示：“ GAA晶體管的性能僅好于其最弱的溝道，因此需要單獨的納米片尺寸控制度量。通過超晶格形成鰭需要對厚度，成分和硅片CD進行單獨的層控制?！?/p>

然后是更困難的步驟之一——內(nèi)部間隔物的形成。首先，使用橫向蝕刻工藝使超晶格結(jié)構中的SiGe層的外部凹陷。這樣會產(chǎn)生小空間，并充滿電介質(zhì)材料。

TEL的技術人員羅伯特·克拉克（Robert Clark）表示：“由于不能停止蝕刻，控制內(nèi)部間隔物凹槽蝕刻的工藝變化非常困難。理想情況下，只想在金屬的外延層穿過側(cè)壁間隔物的地方凹進去，然后用電介質(zhì)內(nèi)部間隔層替換該外延層。這是非常關鍵的5nm凹陷蝕刻，因為這是非線性且無法停止，難度相當于無網(wǎng)走鋼絲的過程?！?/p>

還有其他挑戰(zhàn)?！皟?nèi)部間隔模塊對于定義最終晶體管功能至關重要，對該模塊的控制對于最大程度地減少晶體管可變性至關重要。內(nèi)部隔離模塊可控制有效柵極長度，并將柵極與源極/漏極epi隔離開?！?KLA工藝控制解決方案總監(jiān)Andrew Cross說道，“在該模塊中，SiGe會凹進去，然后內(nèi)部隔離層會沉積并凹陷。在內(nèi)部隔離物形成的每個步驟中，精確控制凹口和最終隔離物凹槽的形狀和CD對確保晶體管性能至關重要。而且，需要控制堆棧中每個單獨的溝道?！?/p>

接下來，形成源極/漏極，然后是溝道。這需要使用蝕刻工藝去除超晶格結(jié)構中的SiGe層，剩下的是構成溝道的硅基層或片。

“此步驟是GAA結(jié)構彼此分離，這可能導致具有挑戰(zhàn)性的缺陷，例如納米片之間的殘留物，納米片的損壞或與納米片本身相鄰的源/漏極的選擇性損壞?！盋ross說。

挑戰(zhàn)不止如此。Onto's Hoover說：“形成溝道需要對板高、拐角腐蝕和溝道彎曲進行單獨控制。”

高k /金屬柵材料沉積在結(jié)構中，最后形成銅互連，從而形成納米片F(xiàn)ET。“其他可能改變的模塊是設備的底部隔離和用于容納納米片的功能性金屬/層，但是這些模塊主要依賴于行業(yè)中已知/開發(fā)的工藝。

當然，即便不是全新的模塊，實現(xiàn)也變得越來越困難。

高遷移率器件

第一代納米片F(xiàn)ET將是基于硅的溝道。這些納米片理論上優(yōu)于FinFET，但并非總是如此。

“從FinFET到納米片，我們已經(jīng)觀察到電子遷移率（對于nFET）有顯著的提高。問題將是pFET空穴遷移率下降。這就是我們需要解決的問題，” IBM設備與單元流程研發(fā)經(jīng)理Nicolas Loubet在演講中說。

換句話說，芯片制造商需要提高納米片中的pFET性能。因此，供應商正在開發(fā)有改進的pFET第二代納米片F(xiàn)ET。第二代納米片材將繼續(xù)提供基于硅的溝道用于nFET，因為它們能夠提供足夠的性能。

為了提高pFET，芯片制造商正在研究高遷移率溝道材料。更具優(yōu)勢的材料是SiGe，而III-V族材料，鍺和其他材料也正在研發(fā)中。

英特爾設備工程師Ashish Agrawal在論文中說：“由于其優(yōu)異的空穴遷移率，以及考慮到批量生產(chǎn)的成熟工藝，Strained SiGe最近成為有希望的pFET溝道來替代硅。”

為了加入這些材料，芯片制造商在晶圓廠中實施了所謂的應變工程工藝。應變是一種施加到硅上以改善電子遷移率的應力。

應變工程工藝并不新鮮，多年來，芯片制造商一直在溝道中使用SiGe合金應力以提高載流子遷移率。IBM高級研究員Shogo Mochizuki表示：“應變工程已成為CMOS技術的關鍵技術之一。從90nm節(jié)點開始，源極-漏極外延生長會在溝道中應變，有助于電子遷移。而且，在FinFET中仍然被使用?！?/p>

因此，芯片制造商自然會在下一代GAA晶體管中引入應變SiGe溝道材料，但有一些新的挑戰(zhàn)。

“我們建議用溝道SiGe代替溝道硅，這可以幫助增加移動性。此外，這項創(chuàng)新技術還幫助超低閾值器件獲得了卓越的可靠性，這是源漏外延基本應變技術無法提供的。” Mochizuki說。“使用新型溝道材料的納米片所面臨的最大挑戰(zhàn)是確保材料的均勻性和結(jié)構完整性，以及確保新型溝道材料與工藝兼容?！?/p>

最重要的是，有幾種方法可以開發(fā)SiGe pFET溝道，包括先形成溝道后形成溝道。

在IEDM上，英特爾發(fā)表了一篇關于在應變松弛緩沖器（SRB）上的SiGe納米片pMOS器件的論文。納米片溝道基于壓縮應變的SiGe和Si0.4Ge0.6的混合物。pMOS器件由5nm的片厚和25nm長的柵極組成。

溝道形成發(fā)生在常規(guī)納米片工藝的早期階段。從許多方面來說，這是SiGe溝道優(yōu)先處理。

英特爾的工藝始于300mm基板，在基板上生長基于SiGe的SRB層。然后，在SRB層上生長壓縮Si0.4Ge0.6和拉伸硅的交替層。

這將創(chuàng)建一個超晶格結(jié)構，該結(jié)構構成pFET的SiGe溝道的基礎。英特爾公司的Agrawal說：“在這項工作中，我們展示了一個埋入式Si0.7Ge0.3 SRB整體應力源，可在Si0.4Ge0.6 pFET納米片中引起壓縮應變，從而增強了空穴傳輸?！?/p>

SRB的另一個術語是虛擬襯底。傳統(tǒng)上，硅襯底決定了沉積或生長在其頂部的所有外延層的晶格常數(shù)。

溝道和源極/漏極中應變的性質(zhì)取決于該層相對于硅襯底之間的晶格常數(shù)的相對差異。Agrawal說，“對于SRB或虛擬襯底，我們通過在硅襯底頂部生長松弛的Si 0.7 Ge 0.3緩沖層來改變襯底本身的晶格常數(shù)。沉積在該緩沖層頂部的所有后續(xù)層將相對于Si 0.7 Ge 0.3應變。通過改變松弛Si 0.7形式的襯底晶格常數(shù)Ge 0.3緩沖液，我們可以實現(xiàn)應變納米片CMOS?！?/p>

其他公司則采取不同的方法。例如，在IEDM上，IBM發(fā)表了一篇用后形成溝道工藝在帶有應變SiGe溝道的納米片pFET的論文。

使用這種方法，IBM的pFET納米片峰值空穴遷移率提高了100%，相應的溝道電阻降低了40%，同時將次淋姐電壓值斜率保持在70mV / dec以下。

圖3：沿柵極柱M1外延生長4 nm厚的Si 0.65 Ge 0.35的堆疊SiGe NSs溝道的截面STEM圖像和EDX元素圖。Wsheet ＝ 40nm。資料來源：IBM

IBM在流程的后半部分而不是在一開始就形成SiGe溝道?！拔覀円庾R到，在此過程的早期就開始進行SiGe生長外延對應變是無效的。這也給制造過程帶來了復雜性和成本?！?IBM的Mochizuki說?！巴ㄟ^我們的新技術，SiGe層中的應變得以保留。發(fā)生這種情況的原因是此過程基于SiGe外延后向方案，對于提高性能至關重要。

更具體地說，IBM在溝道釋放過程之后開發(fā)SiGe溝道。溝道釋放后，水平和垂直修整硅納米片。然后，在修整后的硅納米片周圍選擇性包裹一個SiGe層，稱為SiGe覆層。 Mochizuki說，“最終的結(jié)構是帶有薄硅納米片芯的SiGe覆層。通過將載流子限制在SiGe覆蓋層內(nèi)，可以在應變的SiGe溝道層中提高載流子遷移率?！?/p>

結(jié)論

GAA FET面臨幾個制造挑戰(zhàn)，而且成本非常高昂，以至于尚不清楚有多少芯片制造商能夠負擔得起。幸運的是，它不是唯一選擇。先進的封裝和新的架構肯定會在當前和未來的設備中發(fā)揮更大的作用。

沒有一種技術可以滿足所有需求。因此，至少就目前而言，這些都是選擇。

雷鋒網(wǎng)編譯，原文鏈接：https://semiengineering.com/new-transistor-structures-at-3nm-2nm/

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