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臺(tái)積電、創(chuàng)意攜手16納米制程報(bào)佳音

作者: 時(shí)間:2014-05-27 來(lái)源:DIGITIMES 收藏

  晶圓代工大廠耕耘FinFET(16FF) 制程技術(shù)有突破!與合作緊密的IP供應(yīng)商創(chuàng)意表示,DDR4 IP已采用FinFET(16FF)制程技術(shù),且通過(guò)晶片驗(yàn)證,成為創(chuàng)意第一個(gè)采用臺(tái)積電FinFET制程技術(shù)生產(chǎn)的IP供應(yīng)商。

本文引用地址:http://butianyuan.cn/article/247425.htm

  創(chuàng)意日前已在2014年臺(tái)積電北美技術(shù)研討會(huì)(TSMC North America Technology Symposium)上接橥16納米DDR4 IP的研發(fā)成果,并讓此技術(shù)首度亮相。

  創(chuàng)意指出,16納米DDR4的PHY IP運(yùn)作速度高達(dá)每秒3.2Gbps,比DDR3 IP高出50%,且同一速度下,功耗降低25%,展現(xiàn)臺(tái)積電16納米制程的優(yōu)勢(shì)。另外,在外部回路測(cè)試(external loopback)則達(dá)到3.5Gbps的高速,并且以2.7Gbps的高速成功讀寫(xiě)2.4Gbps規(guī)格的DDR4 DRAM。

  再者,此IP和DDR4 DRAM連接時(shí),在同一速度下,相較于同一規(guī)格采用28納米制程生產(chǎn)的DDR3 IP,可降低40%的核心功耗,此測(cè)試晶片是采用日月光的覆晶封裝(FCBGA)技術(shù),以及南電的增層覆晶載板(multi-layer build up substrate),未來(lái)可應(yīng)用在各種高速網(wǎng)路架構(gòu)與伺服器上。



關(guān)鍵詞: 臺(tái)積電 16納米

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