高效FPGA乘法器在無(wú)線基站中的使用

　　基于WiMax及其派生標(biāo)準(zhǔn)的新興寬帶無(wú)線協(xié)議需要越來(lái)越高的吞吐量和數(shù)據(jù)速率。這些協(xié)議提出的快速芯片速率和數(shù)字射頻處理可以在使用FPGA方案的硬件上得到最佳的實(shí)現(xiàn)。

　　FPGA非常適合作為高性能、高性價(jià)比的解決方案來(lái)實(shí)現(xiàn)這些物理層協(xié)議中的數(shù)字功能，因?yàn)樗鼈儼ㄒ韵仑S富的資源：

　　1.DSP模塊，可以用來(lái)實(shí)現(xiàn)各種FIR濾波和FFT/IFFT操作所要求的乘法器和加法器/累加器功能；

　　2. SERDES收發(fā)器，可以支持無(wú)線前端與基帶數(shù)字板之間的CPRI和OBSAI接口；

　　3. 重要的FPGA嵌入式RAM塊存儲(chǔ)器(EBR)，可以用來(lái)存儲(chǔ)濾波器系數(shù)，執(zhí)行塊交錯(cuò)以及實(shí)現(xiàn)FEC解碼(Turbo、維特比、Reed－Solomon等)；

　　4. 高速LVDS I/O，分別支持到DAC和來(lái)自ADC的寬并行接口。這些轉(zhuǎn)換器定義了射頻/模擬功能和廉價(jià)數(shù)字基帶邏輯之間的界限。接口的速率越高，低成本FPGA解決方案便能集成更多的數(shù)字上變頻/數(shù)字下變頻功能。

　　本文重點(diǎn)討論第一種資源，即DSP乘法模塊。通過(guò)減少和優(yōu)化DSP乘法模塊在FFT和FIR中的實(shí)現(xiàn)，設(shè)計(jì)師可以在盡量減少資源使用的條件下滿足吞吐量要求，從而允許用戶使用最具性價(jià)比的現(xiàn)成FPGA器件。下面對(duì)這四種乘法器節(jié)省技術(shù)進(jìn)行介紹。

　　用于WiMaxOFDM功能的高效復(fù)數(shù)乘法

　　WiMax系統(tǒng)設(shè)計(jì)的一個(gè)重要特征是支持正交頻分復(fù)用(OFDM)。FPGA使得分別使用IFFT和FFT在離散時(shí)間內(nèi)實(shí)現(xiàn)OFDM發(fā)送器和接收器變得特別容易。諸如802.16a等協(xié)議需要256樣點(diǎn)的FFT。而802.16e這些協(xié)議要求多種FFT樣點(diǎn)，或者可以靈活調(diào)整的FFT樣點(diǎn)以適應(yīng)動(dòng)態(tài)信道和帶寬要求(可擴(kuò)展OFDMA)。

　　復(fù)數(shù)乘法

　　在執(zhí)行256和1024樣點(diǎn)FFT時(shí)，可通過(guò)Radix－4結(jié)構(gòu)獲得乘法器的最高效使用。FFT算法通過(guò)復(fù)用4樣點(diǎn)離散傅里葉變換(DFT)蝶形結(jié)構(gòu)進(jìn)行分解。例如，一個(gè)16點(diǎn)的FFT可以通過(guò)按時(shí)間抽取、按頻率抽取或其他相關(guān)分解方式用2級(jí)Radix－4 DFT結(jié)構(gòu)實(shí)現(xiàn)。第1級(jí)由4個(gè)4樣點(diǎn)DFT組成，第2級(jí)同樣由4個(gè)4點(diǎn)DFT組成。由于每個(gè)DFT的輸出要求在饋送給下一級(jí)之前為結(jié)果提供3個(gè)相位因子，因此第1級(jí)和第2級(jí)之間的9個(gè)相位因子需要9次復(fù)數(shù)乘法。

　　初看起來(lái)，執(zhí)行一次復(fù)數(shù)乘法需要4個(gè)乘法器和2個(gè)加法/減法器。然而，該表達(dá)式可以重新寫(xiě)成另外一種只需3個(gè)乘法器、3個(gè)加法器和2個(gè)減法器的表達(dá)式。值得注意的是，加法器是在FPGA的內(nèi)核邏輯中實(shí)現(xiàn)的，使用了豐富的逐位進(jìn)位模式(ripple mode)的通用可編程邏輯單元(PLC)片。

　　如果D＝Dr＋jDi是復(fù)數(shù)數(shù)據(jù)，C＝Cr＋jCi是復(fù)數(shù)系數(shù)，那么復(fù)數(shù)乘法的標(biāo)準(zhǔn)表達(dá)式如下：

　　E1:R＝D*C＝(Dr＋jDi)*(Cr＋jCi)＝Rr＋jRi (1)

　　其中Rr＝Dr*Cr－Di*Ci, Ri＝Dr*Ci＋Di*Cr

　　上述標(biāo)準(zhǔn)表達(dá)式要求使用4個(gè)乘法器。該表達(dá)式可以通過(guò)代數(shù)方法重新整理為：

　　E2: Rr＝Dr*Cr－Di*Ci (2)

　　E3: Rr＝Dr*Cr－Di*Ci＋0 (3)

　　E4: Rr＝Dr*Cr－Di*Ci＋(Dr*Ci－Di*Cr)－(Dr*Ci－Di*Cr) (4)

　　E5: Rr＝(Dr*Cr－Dr*Ci＋Di*Cr－Di*Ci)＋(Dr*Ci－Di*Cr) (5)

　　復(fù)數(shù)結(jié)果的新表達(dá)式是：

　　E6: Rr＝[(Dr＋Di)*(Cr－Ci)]＋(Dr*Ci－Di*Cr) (3次乘法) (6)

　　E7: Ri＝Dr*Ci＋Di*Cr (復(fù)用來(lái)自Rr的乘積) (7)

　　如圖1所示，最優(yōu)的復(fù)數(shù)乘法可以用3個(gè)乘法器、3個(gè)加法器和2個(gè)減法器實(shí)現(xiàn)。值得注意的是，在FPGA中，加法/減法模塊所用的相對(duì)裸片面積要小于18×18的乘法器模塊。

圖1：采用4個(gè)和3個(gè)乘法器的復(fù)數(shù)乘法。

　　總之，所用乘法器數(shù)量減少25%可以帶來(lái)下面兩大好處之一：

　　1.在相同F(xiàn)FT吞吐量的條件下可以少用乘法器；

　　2.在乘法器數(shù)量不變的條件下可以提高FFT吞吐量。

　　數(shù)字上變頻/下變頻器中FIR濾波器的高效實(shí)現(xiàn)

　　如下的三個(gè)高效乘法器技術(shù)可用于實(shí)現(xiàn)FPGA中的數(shù)字上變頻和下變頻。這已經(jīng)成為優(yōu)化的重點(diǎn)領(lǐng)域，因?yàn)?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/無(wú)線">無(wú)線設(shè)計(jì)師需要滿足將數(shù)據(jù)從非常高的采樣速率向芯片處理速率轉(zhuǎn)移的要求。數(shù)字下變頻器/上變頻器(DDC/DUC)子系統(tǒng)是基站內(nèi)發(fā)送器/接收器的主要數(shù)字器件，以前是用昂貴的模擬/混合信號(hào)器件實(shí)現(xiàn)的。共有三種技術(shù)可以用來(lái)減少FPGA實(shí)現(xiàn)方案中的乘法器數(shù)量。

　　1.系數(shù)對(duì)稱的FIR濾波器可節(jié)省乘法器；

　　2.分布式運(yùn)算操作使用嵌入式塊存儲(chǔ)器；

　　3.級(jí)聯(lián)積分梳狀濾波器使用加法器。