DDR2器件HY5PS121621BFP在嵌入式系統(tǒng)中的應(yīng)用

　　引言

　　DDR2(Double Data Rate 2)SDRAM是由JED-EC開(kāi)發(fā)的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn),與上一代DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)相比，雖然采用時(shí)鐘的上升／下降沿同時(shí)進(jìn)行數(shù)據(jù)傳輸?shù)幕痉绞?，?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/DDR2">DDR2內(nèi)存卻擁有2倍于上一代DDR內(nèi)存預(yù)讀取能力(即：4 bit數(shù)據(jù)讀預(yù)取)。即就是，DDR2內(nèi)存每時(shí)鐘能以4倍的外部總線速度讀／寫(xiě)數(shù)據(jù),并且能以?xún)?nèi)部控制總線4倍的速度運(yùn)行。

　　此外，由于DDR2標(biāo)準(zhǔn)規(guī)定所有DDR2內(nèi)存均采用FBGA封裝,而不是目前DDR廣泛應(yīng)用的TSOP/TSOP-II封裝,FBGA封裝可以提供良好的電氣性能與散熱性。DDR2內(nèi)存采用1．8 V電壓,可使功耗和發(fā)熱量達(dá)到最低，此外，DDR2還具有OCD、ODT和Post CAS三項(xiàng)新技術(shù)。

　　OCD(Off-Chip Driver)：離線驅(qū)動(dòng)調(diào)整，DDR2通過(guò)OCD提高信號(hào)的完整性，通過(guò)調(diào)整上拉(pull-up)／下拉(pull-down)電阻使兩者電壓相等。使用OCD技術(shù)通過(guò)減少DQ-DQS的傾斜提高信號(hào)的完整性,通過(guò)控制電壓提高信號(hào)品質(zhì)。

　　ODT：內(nèi)建核心的終結(jié)電阻器。使用DDRSDRAM的主板,為了防止數(shù)據(jù)線終端反射信號(hào)，需要大量的終結(jié)電阻。這樣就大大增加了主板的成本。但實(shí)際上，不同內(nèi)存模組對(duì)終結(jié)電路的要求是不一樣的,終結(jié)電阻的大小決定了數(shù)據(jù)線的信號(hào)比和反射率,終結(jié)電阻小則數(shù)據(jù)線信號(hào)反射低，信噪比也低：終結(jié)電阻高，則數(shù)據(jù)線的信噪比高，信號(hào)反射也增加。因此主板上的終結(jié)電阻不能很好的匹配內(nèi)存模組,甚至還會(huì)影響信號(hào)品質(zhì)。DDR2根據(jù)自身特點(diǎn)內(nèi)建合適的終結(jié)電阻，這樣保證獲得最佳的信號(hào)波形。使用DDR2不但降低了主板成本，還可獲得最佳的信號(hào)品質(zhì)，這是DDR無(wú)法比擬的。

　　Post CAS：為提高DDR2內(nèi)存的利用效率而設(shè)定的。在Post CAS操作中，CAS信號(hào)(讀寫(xiě)／命令)被插到RAS信號(hào)后面的一個(gè)時(shí)鐘周期，CAS命令可在附加延遲(Additive Latency)之后保持有效。原來(lái)的tRCD(RAS到CAS和延遲)被AL(Additive Latency)取代，AL可以設(shè)置為0，1，2，3，4。由于CAS信號(hào)處于RAS信號(hào)之后的一個(gè)時(shí)鐘周期，因此ACT和CAS信號(hào)永遠(yuǎn)不會(huì)產(chǎn)生碰撞沖突?？傊珼DR2采用諸多新技術(shù)，改善了DDR的諸多不足。雖然DDR2具有成本高、延遲慢等諸多不足，但隨著技術(shù)的提高和完善，上述問(wèn)題終將得到解決。

　　2 HY5PS121621BFP簡(jiǎn)介

　　HY5PS121621BFP是Hyundai公司生產(chǎn)的一款512 MB DDR2器件,內(nèi)部結(jié)構(gòu)為32 M×16，工作電壓為1．8 V，16位數(shù)據(jù)寬度采用84引腳FBGA封裝。HY5PS121621BFP內(nèi)部功能框圖如圖1所示，其引腳功能描述如表1所列。

　　3 應(yīng)用實(shí)例

　　圖2所示硬件系統(tǒng)的核心是一片Agere公司的APP300網(wǎng)絡(luò)處理器，該網(wǎng)絡(luò)處理器內(nèi)嵌ARM 926E核，主頻為133 MHz。APP300是Agere的Payload-Plus系列第四代網(wǎng)絡(luò)處理器產(chǎn)品，片內(nèi)集成有Clas-sifier、Traffic manager、Control processor等功能塊，其處理能力為1．6 Gbit／s。APP320對(duì)外提供5個(gè)數(shù)據(jù)處理端口(Port0～Port4)，可根據(jù)實(shí)際需要配置多種系統(tǒng)接口，支持不同的應(yīng)用場(chǎng)合。APP300支持3種外部存儲(chǔ)器接口，即200 MHz速率的DDR2SDRAM，支持內(nèi)存的ECC保護(hù)功能：Program，DID，SED Parameter Memory(PP)，Reassembly Packet BufferMemory (PK)，ARM Processor Program／Data Memory(A P)。

　　實(shí)際應(yīng)用中，其內(nèi)存配置為：PP(64MB×16 bit)、PK(64 MB×l6 bit)、AP(64MB×16 bit)。以AP內(nèi)存為例，采用一片HY5PS121621BFP即可滿(mǎn)足系統(tǒng)需要,詳見(jiàn)圖3所示的HY5PS121621 BFP外部接口連線電路圖。數(shù)據(jù)總線串聯(lián)33．2Ω的電阻(如圖3所示)可避免過(guò)沖／下沖現(xiàn)象。由于HY5PS121621BFP的數(shù)據(jù)總線采用ODT技術(shù)內(nèi)建核心的終結(jié)電阻器，所以其數(shù)據(jù)總線的末端不

　　用放置并聯(lián)終端，但其地址／控制線沒(méi)有采用ODT技術(shù)內(nèi)建核心的終結(jié)電阻器，因此，應(yīng)當(dāng)始終在所有地址／控制線的末端采用并聯(lián)終端，如圖4所示。如沒(méi)有適當(dāng)?shù)慕K端電壓源，則可在VCCO電源端和接地端之間串聯(lián)2只電阻器形成戴維寧等效終端電路。在這種情況下，只需要將地址／控制線的末端連接至包含這2只電阻器電路即可。

　　4 結(jié)束語(yǔ)

　　對(duì)于眾多嵌入式應(yīng)用，特別是那些需要大容量?jī)?nèi)存且高可靠性的系統(tǒng)，DDR2存儲(chǔ)器是一種極佳的選擇。雖然，嵌入式系統(tǒng)并不迫切需要提高內(nèi)存速度，但目前DDR2取代SDRAM將成為主流。隨著微處理器技術(shù)的發(fā)展,前端總線對(duì)內(nèi)存帶寬的要求越高，擁有更穩(wěn)定的運(yùn)行頻率的DDR2內(nèi)存將是大勢(shì)所趨。