asic ip核 文章 進(jìn)入asic ip核技術(shù)社區(qū)
智原和聯(lián)電發(fā)表28HPC(U) 12.5G SerDes PHY IP解決方案
- 聯(lián)華電子今(3日) 與 ASIC 設(shè)計服務(wù)暨 IP 研發(fā)銷售廠商智原科技共同發(fā)表智原科技于聯(lián)電28奈米 HPCU 工藝的可編程12.5Gbps SerDes PHY IP 方案。此次智原成功推出的 SerDes PHY，為聯(lián)電28奈米 High-K / Metal Gate 后閘極技術(shù)工藝平臺中一系列高速 I/O 解決方案的第一步。 藉由采用涵蓋1.25Gbps 到12.5Gbps 的可編程架構(gòu)技術(shù)，此 SerDes PHY 能夠輕易支持10G/1G xPON 被動光纖網(wǎng)絡(luò)通訊設(shè)備。結(jié)合不同的
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Arasan推出支持TSMC 28納米HPC工藝的DPHY IP核
- Arasan今日宣布，其MIPI DPHY IP核Ver1.2版本即刻開始供貨，該版本在TSMC 28納米HPC工藝之上可支持高達(dá)2.5Gbps的速度。該IP產(chǎn)品將很快被移植到TSMC最新的HPC Plus工藝上。Arasan的MIPI DPHY IP核向下兼容以前的標(biāo)準(zhǔn)版本，需要時能夠以1.5Gbps或更低的速度運(yùn)行。 Arasan提供的最新DPHY IP產(chǎn)品使用了全新的、正在申請專利的DPHY架構(gòu)，該架構(gòu)為實(shí)現(xiàn)超低功耗和超小面積而優(yōu)化了DPHY設(shè)計。 “我們利用自己在DPH
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數(shù)字電路(fpga/asic)設(shè)計入門之靜態(tài)時序分析
- 靜態(tài)時序分析簡稱STA(Static Timming Analysis)，它提供了一種針對大規(guī)模門級電路進(jìn)行時序驗(yàn)證的有效方法。它指需要更具電路網(wǎng)表的拓?fù)?，就可以檢查電路設(shè)計中所有路徑的時序特性，測試電路的覆蓋率理論上可以達(dá)到100%，從而保證時序驗(yàn)證的完備性;同時由于不需要測試向量，所以STA驗(yàn)證所需時間遠(yuǎn)小于門級仿真時間。但是，靜態(tài)時序分析也有自己的弱點(diǎn)，它無法驗(yàn)證電路功能的正確性，所以這一點(diǎn)必須由RTL級的功能仿真來保證，門級網(wǎng)表功能的正確性可以用門級仿真技術(shù)，也可以用后面講到的形式驗(yàn)證技術(shù)。值
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關(guān)于除法電路
- 除法，這個小學(xué)4年紀(jì)就開始學(xué)習(xí)和使用的方法卻一直是我這個ASIC工程師心中的痛。我一直在思考如何能找到一個簡單(硬件資源少)而快捷(時鐘排數(shù)少)的通用除法電路?！ ∑鋵?shí)簡單的說除法可以用迭代的減法來實(shí)現(xiàn)，但是對于硬件，這恐怕要花很多時間。我也一直沒有找到實(shí)現(xiàn)任意除法的好方法。但是對于某些除數(shù)固定的除法還是有一些辦法的。 1)最容易想到的就是ROM查找表，但是ROM畢竟不是我們的目標(biāo)，雖然ROM有時是不錯的方法。 2)我開始仔細(xì)考慮這個問題是在做264解碼時必須要處理QP的問題。這是一個除以6的計算
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Mentor Graphics Veloce VirtuaLAB增加針對領(lǐng)先網(wǎng)絡(luò)設(shè)計的下一代協(xié)議
- 2015年10月19日，Mentor Graphics公司今天宣布，推出支持25G、50G和100G以太網(wǎng)的Veloce® VirtuaLAB Ethernet環(huán)境。這種支持有助于實(shí)現(xiàn)今天正在創(chuàng)建的基于大規(guī)模以太網(wǎng)設(shè)計的高效的、基于仿真的驗(yàn)證。 連接需求的激增對交換機(jī)和路由器設(shè)計的尺寸有著深遠(yuǎn)的影響，使之成為了今天開發(fā)的最大的IC設(shè)計。設(shè)計的絕對尺寸、早期發(fā)布的壓力，以及需要驗(yàn)證所有路徑，都推動著將驗(yàn)證從模擬轉(zhuǎn)向基于仿真流程方法的轉(zhuǎn)變。 Juniper Networks硅和系統(tǒng)工程
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零基礎(chǔ)學(xué)FPGA （二十一）SOPC進(jìn)階，自定義AD轉(zhuǎn)換IP核設(shè)計全流程
- 今天帶大家來設(shè)計一個自定義的IP核，我們從最基本的做起，包括datasheet 的理解，設(shè)計的整體框架，AD轉(zhuǎn)換代碼的編寫，仿真，Avalon-MM總線接口的編寫，硬件系統(tǒng)還是基于上次的硬件系統(tǒng)，不過我們不再用altera給我們提供的IP核了，我們要自己做一個，有時候我們找不到他們提供的IP核，或者有些IP核是收費(fèi)的，這個時候我們就可以自己來編寫自己的IP，雖然沒有官方的那么標(biāo)準(zhǔn)，但是用來做一些實(shí)驗(yàn)還是沒什么問題的。 這次實(shí)驗(yàn)我用的是原來我那塊板子，因?yàn)槟菈K板子上有AD轉(zhuǎn)換芯片，而我們上次搭建的
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燦芯半導(dǎo)體協(xié)同CEVA及中芯國際共同開發(fā)物聯(lián)網(wǎng)ASIC平臺
- 國際領(lǐng)先的ASIC設(shè)計服務(wù)公司——燦芯半導(dǎo)體(上海)有限公司(以下簡稱“燦芯半導(dǎo)體”)日前對外宣布，將與戰(zhàn)略合作伙伴們，包括中芯國際集成電路制造有限公司(以下簡稱“中芯國際”)，共同開發(fā)全系列的IoT芯片平臺，提供可配置的芯片方案，目標(biāo)是為滿足中國在云架構(gòu)基礎(chǔ)上的對無線智能設(shè)備的龐大需求。 基于與中芯國際的緊密戰(zhàn)略合作關(guān)系，燦芯半導(dǎo)體的IoT ASIC平臺， 建立在中芯國際55nm低漏電(LL)、超低功耗(ULP)兩個具有嵌
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可穿戴醫(yī)療半導(dǎo)體應(yīng)用方案
- 中國人口老齡化進(jìn)程正持續(xù)加快中：據(jù)聯(lián)合國2010年的世界人口展望，2010年中國60歲以上人口所占百分比為12.3%，預(yù)計到2030年將增至24.4%，到2050年甚至將達(dá)33.9%。同時，隨著人們生活水準(zhǔn)的提高，預(yù)期壽命越來越長，將會更加注重醫(yī)療及保健，門診/家中保健將越來越普遍。而且，人口老齡化或許將催生更高的心臟病、糖尿病、氣喘的發(fā)病率，再加上中國政府計畫實(shí)現(xiàn)全民醫(yī)保等等，中國的醫(yī)療設(shè)備行業(yè)將會持續(xù)發(fā)展。 目前中國醫(yī)療設(shè)備市場分散，且僅由少數(shù)大型醫(yī)療設(shè)備公司如邁瑞、金科威、歐姆龍等主導(dǎo)，市
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電子產(chǎn)品設(shè)計初期的EMC設(shè)計考慮
- 隨著產(chǎn)品復(fù)雜性和密集度的提高以及設(shè)計周期的不斷縮短，在設(shè)計周期的后期解決電磁兼容性(EMC)問題變得越來越不切合實(shí)際。在較高的頻率下，你通常用來計算EMC的經(jīng)驗(yàn)法則不再適用，而且你還可能容易誤用這些經(jīng)驗(yàn)法則。結(jié)果，70% ~ 90%的新設(shè)計都沒有通過第一次EMC測試，從而使后期重設(shè)計成本很高，如果制造商延誤產(chǎn)品發(fā)貨日期，損失的銷售費(fèi)用就更大。為了以低得多的成本確定并解決問題，設(shè)計師應(yīng)該考慮在設(shè)計過程中及早采用協(xié)作式的、基于概念分析的EMC仿真。 較高的時鐘速率會加大滿足電磁兼容性需求的難度。在千
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迎接可穿戴設(shè)備時代的設(shè)計挑戰(zhàn)
- 可穿戴電子設(shè)備對設(shè)計工程師提出了前所未有的挑戰(zhàn)—設(shè)計工程師需要在沒有專用芯片組或標(biāo)準(zhǔn)化架構(gòu)的情況下創(chuàng)建智能、緊湊和多功能的產(chǎn)品。由于專用芯片組(標(biāo)準(zhǔn)化架構(gòu))的缺失，設(shè)計工程師需要在可穿戴產(chǎn)品中使用為移動和手持應(yīng)用設(shè)計的器件和互連技術(shù)。 如何在兩個不相關(guān)的器件之間實(shí)現(xiàn)數(shù)字與模擬“鴻溝”的橋接是一個不小的設(shè)計挑戰(zhàn)，而這對于有嚴(yán)格空間和功耗限制的可穿戴設(shè)備來說更是難上加難。同時，發(fā)展迅速的市場要求設(shè)計工程師緊跟消費(fèi)者不斷變化的需求，快速升級現(xiàn)有產(chǎn)品的功能并推出全新的
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LEON處理器的開發(fā)應(yīng)用技術(shù)文獻(xiàn)及案例匯總
- LEON是一款32位RISC處理器，支持SPARC V8指令集，由歐洲航天總局旗下的Gaisler Research開發(fā)、維護(hù)，目的是擺脫歐空局對美國航天級處理器的依賴。LEON的主要產(chǎn)品線包括Leon2、Leon3、Leon4。 LEON3開源軟核處理器動態(tài)圖像邊緣檢測SoC設(shè)計 本文采用局部熵邊緣檢測算法，將圖像采集，邊緣檢測和圖像顯示三個部分封裝設(shè)計為IP(Intellectual Property)核，通過AMBA APB總線嵌入到LEON3的經(jīng)典SoC架構(gòu)中。實(shí)現(xiàn)了多路數(shù)據(jù)并行處
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Leon2微處理器IP核原理及應(yīng)用
- 引 言 Leon2是GaislerResearch公司于2003年研制完成的一款32位、符合IEEE-1754(SPARCVS)結(jié)構(gòu)的處理器IP核。它的前身是歐空局研制的Leon以及ERC32。Leon2的目標(biāo)主要是權(quán)衡性能和價格、高的可靠性、可移植性、可擴(kuò)展性、軟件兼容性等.其內(nèi)部硬件資源可裁剪(可配置)、主要面向嵌入式系統(tǒng)，可以用FPGA/CPLD和ASIC等技術(shù)實(shí)現(xiàn)。Leon2處理器的片上資源如下：分離的指令和數(shù)據(jù)Cache、硬件乘法器和除法器、中斷控制器、具有跟蹤緩沖器的調(diào)試支持單元(D
- 關(guān)鍵字： Leon2 IP核
Leon2處理器IP核的結(jié)構(gòu)、技術(shù)特點(diǎn)及其軟硬件開發(fā)過程
- 引 言 Leon2是GaislerResearch公司于2003年研制完成的一款32位、符合IEEE-1754(SPARCVS)結(jié)構(gòu)的處理器IP核。它的前身是歐空局研制的Leon以及ERC32。Leon2的目標(biāo)主要是權(quán)衡性能和價格、高的可靠性、可移植性、可擴(kuò)展性、軟件兼容性等.其內(nèi)部硬件資源可裁剪(可配置)、主要面向嵌入式系統(tǒng)，可以用FPGA/CPLD和ASIC等技術(shù)實(shí)現(xiàn)。Leon2處理器的片上資源如下：分離的指令和數(shù)據(jù)Cache、硬件乘法器和除法器、中斷控制器、具有跟蹤緩沖器的調(diào)試支持單元(D
- 關(guān)鍵字： Leon2 IP核
asic ip核介紹
您好，目前還沒有人創(chuàng)建詞條asic ip核!
歡迎您創(chuàng)建該詞條，闡述對asic ip核的理解，并與今后在此搜索asic ip核的朋友們分享。 創(chuàng)建詞條
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