asic ip核 文章 進(jìn)入asic ip核技術(shù)社區(qū)
獨(dú)立分量分析中NLPCA-RLS算法IP核的設(shè)計
- 為解決實(shí)時性盲信號分離的問題,基于獨(dú)立分量分析的模型,設(shè)計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態(tài)機(jī)等進(jìn)行建模,通過Quartus II綜合后在Altera FPGA器件中進(jìn)行硬件仿真。仿真實(shí)驗分別采用人工生成的周期信號和真實(shí)的語音信號進(jìn)行驗證。實(shí)驗結(jié)果表明,該IP核能很好的完成瞬時混合模型中盲信號的分離,具有很強(qiáng)的實(shí)用性。
- 關(guān)鍵字： DSPBuilder IP核 FPGA
基于Nios II 的多功能數(shù)碼相框的設(shè)計與實(shí)現(xiàn)
- 介紹了基于Nios II 的多功能數(shù)碼相框的實(shí)現(xiàn)。系統(tǒng)基于Nios II處理器，設(shè)計用戶自定義模塊，構(gòu)建了靈活性高、可重配置的SoPC系統(tǒng)。設(shè)計自定義模塊控制LCM顯示；采用流水線方式設(shè)計JPEG解碼自定義模塊以提高解碼效率；根據(jù)SD協(xié)議設(shè)計SD卡控制器擴(kuò)展SD卡。實(shí)現(xiàn)了FAT16文件系統(tǒng)，便于對SD卡進(jìn)行文件管理及多平臺上的數(shù)據(jù)交換，并使用?滋C/OS-II操作系統(tǒng)簡化軟件設(shè)計復(fù)雜度、提高系統(tǒng)穩(wěn)定性。最終實(shí)現(xiàn)可播放音頻并能顯示、縮放、旋轉(zhuǎn)圖像且?guī)в袌D像切換特效的多功能數(shù)碼相框。
- 關(guān)鍵字： 雙線性插值縮放 數(shù)碼相框 IP核
碼長可變、糾錯能力可調(diào)的RS碼編碼器設(shè)計
- 目前對RS 編碼器的設(shè)計主要局限于單一碼長和固定糾錯能力的RS 碼編碼器設(shè)計。本文提出的這種碼長可變、糾錯能力可調(diào)的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個編碼電路中實(shí)現(xiàn), 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶提供了方便,又有很大的選擇空間。該編碼電路采用基于多項式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設(shè)計的編碼器的最高工作頻率可達(dá)到100MHz, 完全滿足無
- 關(guān)鍵字： RS碼編碼器 IP核 糾錯能力
基于FPGA的DDS IP核設(shè)計及仿真
- 以Altera公司的QuartusⅡ7．2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片F(xiàn)PGA芯片上實(shí)現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
- 關(guān)鍵字： 直接數(shù)字頻率合成 IP核 FPGA
可進(jìn)化芯片的FPGA接口設(shè)計與實(shí)現(xiàn)
- 針對FPGA IP核在可進(jìn)化可編程系統(tǒng)芯片(SoPC)中嵌入時存在FPGA IP核端口時序控制和位流下載的問題，實(shí)現(xiàn)一種適用于可進(jìn)化SoPC芯片的FPGA接口。該FPGA接口使用異步FIFO、雙口RAM的結(jié)構(gòu)和可擴(kuò)展的讀/寫命令傳輸方式來實(shí)現(xiàn)FPGA IP核與系統(tǒng)的異步通信。嵌入式CPU可以通過FPGA接口實(shí)現(xiàn)FPGA IP核的片內(nèi)位流配置。FPGA接口中的硬件隨機(jī)數(shù)發(fā)生器實(shí)現(xiàn)進(jìn)化算法的硬件加速。
- 關(guān)鍵字： IP核 SOPC 片內(nèi)位流配置
基于NIOS Ⅱ軟核處理器的的UART通信的實(shí)現(xiàn)
- NIOS ⅡI軟核處理器具有可裁減,配置靈活等優(yōu)點(diǎn)。在實(shí)際使用中,可根據(jù)需求,構(gòu)建最合適的處理器系統(tǒng)及外部接口而無需更改硬件電路或增加擴(kuò)展芯片。它提供完備的數(shù)據(jù)通信協(xié)議,用戶只需要使用相關(guān)的IP核即可得到所需的接口。針對這些特點(diǎn),本文介紹了基于NIOS II軟核處理器的異步串行通信的實(shí)現(xiàn)方法,講述了如何采用SOPC Builder定制UART（異步串行收發(fā)器）IP核,重點(diǎn)討論了在NIOS II集成開發(fā)環(huán)境下的幾種編程方法。
- 關(guān)鍵字： NiosII IP核 SoPCBuilder
基于片上多核系統(tǒng)的以太網(wǎng)接口的設(shè)計與實(shí)現(xiàn)
- 研究了以太網(wǎng)在多核系統(tǒng)中的數(shù)據(jù)通訊，設(shè)計了以太網(wǎng)IP核到MPSoC網(wǎng)絡(luò)資源的硬件接口。闡述了設(shè)計中各模塊的實(shí)現(xiàn)功能和設(shè)計方法，通過仿真和FPGA驗證結(jié)果表明，以太網(wǎng)接口數(shù)據(jù)通訊具有實(shí)時和高吞吐率。實(shí)現(xiàn)了多核系統(tǒng)與網(wǎng)絡(luò)數(shù)據(jù)的信息傳遞，硬件設(shè)計結(jié)構(gòu)簡單、性能穩(wěn)定可靠。
- 關(guān)鍵字： IP核 以太網(wǎng) 片上多核系統(tǒng)
HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)
- 介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計采用Verilog HDL語言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
- 關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器
基于IP的智能傳感器SOC設(shè)計
- 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據(jù)采集模塊、補(bǔ)償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡(luò)通信模塊、人機(jī)界面和任務(wù)管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設(shè)計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標(biāo)準(zhǔn)；再設(shè)計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。
- 關(guān)鍵字： 智能傳感器系統(tǒng) SoC IP核
SoC設(shè)計IP核選擇策略
- IP核可以兩種形式提供給客戶：軟核和硬核。兩種方式都可使客戶獲得在功能上經(jīng)過驗證的設(shè)計。軟核也被稱為可綜合內(nèi)核，需要由客戶進(jìn)行綜合并在其SoC上實(shí)現(xiàn)。而硬核已完全實(shí)現(xiàn)(完成了版圖設(shè)計)，可直接用于制造。(從技術(shù)上說，一種設(shè)計只有生產(chǎn)后才能實(shí)現(xiàn)。但是在此情況下，實(shí)現(xiàn)的意思是指安排布局并可直接投入生產(chǎn))。SoC團(tuán)隊只需將硬核像一個單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問題和好處。
- 關(guān)鍵字： 技術(shù)支持 IP核 定制
基于USB2.0和DDR2 SDRAM IP核的數(shù)據(jù)采集系統(tǒng)設(shè)計與實(shí)現(xiàn)
- 本文設(shè)計的高速數(shù)據(jù)采集系統(tǒng)是應(yīng)用于芯片現(xiàn)場測試的實(shí)時數(shù)據(jù)采集系統(tǒng)，由于被測試芯片為250 MHz 8 bit的高速AD輸出， 因此， 該數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集率是2 Gbps。為了達(dá)到實(shí)時、高速、海量的數(shù)據(jù)采集， 該系統(tǒng)利用DDR2 SDRAM的高速數(shù)據(jù)傳輸能力和海量存儲能力做為采集數(shù)據(jù)的緩存，然后通過具有即插即用、易擴(kuò)展、傳輸速率較高等特點(diǎn)的USB2.0接口來將DDR2 SDRAM中的數(shù)據(jù)傳輸?shù)接嬎銠C(jī)中進(jìn)行存儲和分析。
- 關(guān)鍵字： 乒乓緩存 數(shù)據(jù)采集 IP核
基于SoPC架構(gòu)的四通道SSI通信控制器
- 采用VHDL硬件描述語言，以Xilinx公司的FPGA為設(shè)計平臺，設(shè)計實(shí)現(xiàn)了以開源軟核MC8051為核心的控制單元，控制4路SSI協(xié)議模塊的SoPC架構(gòu)的通信控制器，并對通信控制器進(jìn)行了功能仿真與驗證。該控制器可靈活進(jìn)行IP核模塊擴(kuò)展，并可作為外圍處理機(jī)與TI公司TMS320C6000系列DSP進(jìn)行互連通信，將慢速串行通信任務(wù)進(jìn)行分離，從而減輕DSP的負(fù)擔(dān)，提高系統(tǒng)的整體性能。
- 關(guān)鍵字： IP核 同步串行接口協(xié)議 SoPC架構(gòu)
3-DES IP核的VerilogHDL設(shè)計
- 首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。
- 關(guān)鍵字： IP核 流水線技術(shù) VerilogHDL DES加/解密
asic ip核介紹
您好，目前還沒有人創(chuàng)建詞條asic ip核!
歡迎您創(chuàng)建該詞條，闡述對asic ip核的理解，并與今后在此搜索asic ip核的朋友們分享。 創(chuàng)建詞條
歡迎您創(chuàng)建該詞條，闡述對asic ip核的理解，并與今后在此搜索asic ip核的朋友們分享。 創(chuàng)建詞條
asic ip核電路
asic ip核相關(guān)帖子
asic ip核資料下載
asic ip核專欄文章
關(guān)于我們 -
廣告服務(wù) -
企業(yè)會員服務(wù) -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473