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BaySand（倍賽達(dá)）讓客戶通過 Arm DesignStart計劃使基于Arm定制ASIC更加易于實現(xiàn)

  • 　　作為可配置標(biāo)準(zhǔn)單元ASIC解決方案佼佼者，BaySand, Inc.(倍賽達(dá))宣布：公司現(xiàn)在可提供采用Arm? Cortex?-M0和Cortex-M3處理器定制系統(tǒng)級芯片(SoC)的設(shè)計服務(wù)，并可通過Arm DesignStart?計劃而無需預(yù)先支付處理器授權(quán)費用?！　≡荚O(shè)備制造商(Original Equipment Manufacturers)正越來越多地采用定制的系統(tǒng)級芯片(SoC，System-on-Chip)，以創(chuàng)造更加小巧、更低成本、更
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DARPA：人工智能需要ASIC芯片 我們正在努力

  • 　　上周三，美國國防部高級研究計劃局(DARPA)宣布，為了幫助人工智能技術(shù)獲得長足發(fā)展，他們即將開展兩項新項目，開發(fā)新一代計算機芯片。DARPA相信，開發(fā)專門應(yīng)用于人工智能領(lǐng)域的特制芯片將推動該領(lǐng)域的不斷發(fā)展。 　　特制芯片 　　50年來，摩爾定律作為一項基本原理，一直推動著計算機芯片微處理器的發(fā)展。 20世紀(jì)60年代，英特爾聯(lián)合創(chuàng)始人Gordon Moore在經(jīng)過一系列的觀察后，得出了一個推測，他推測集成電路上晶體管的數(shù)量，約每隔18-24個月便會增加一倍，微芯片的性能也會得到有效的提升。但現(xiàn)在的
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ASIC廠商大戰(zhàn)AI芯片市場，這家公司可能成為最大黑馬？

  • 　　人工智能(AI)現(xiàn)在的熱度節(jié)節(jié)攀升。這項技術(shù)存在了數(shù)十年之久，一直不溫不火，但它最近已經(jīng)成為數(shù)據(jù)中心分析、自動駕駛汽車和增強現(xiàn)實等應(yīng)用的焦點。這項技術(shù)怎么就重獲新生了呢?在我看來，人工智能迅速走熱的趨勢是由兩種力量所推動的：訓(xùn)練人工智能系統(tǒng)所需要的數(shù)據(jù)的大爆發(fā)和可以大大加快訓(xùn)練進程的新技術(shù)的出現(xiàn)。下面，我們分別從這兩個方面進行一下解讀。 　　數(shù)據(jù)就是人工智能世界的貨幣。沒有大量的已知結(jié)果，就無法進行推論和機器學(xué)習(xí)。得益于數(shù)據(jù)中心領(lǐng)域幾個巨無霸的強力推動，各種數(shù)據(jù)庫正處于如火如荼的建設(shè)中。谷歌已經(jīng)積累
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想成為一個優(yōu)秀的硬件工程師，你需要具備這些能力！

  • 　　一個好的硬件工程師實際上就是一個項目經(jīng)理，你需要從外界交流獲取對自己設(shè)計的需求，然后匯總，分析成具體的硬件實現(xiàn)。還要跟眾多的芯片和方案供應(yīng)商聯(lián)系，從中挑選出合適的方案，當(dāng)原理圖完成后，你需要組織同事來進行配合評審和檢查，還要和CAD工程師一起工作來完成PCB的設(shè)計。與此同時，要準(zhǔn)備好BOM清單，開始采購和準(zhǔn)備物料，聯(lián)系加工廠家完成板的貼裝。”　　基本知識　　1) 基本設(shè)計規(guī)范　　2) CPU基本知識、架構(gòu)、性能及選型指導(dǎo)　　3) MOTOROLA公司的PowerPC系列基
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如何利用FPGA進行時序分析設(shè)計

  • 　　FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。對于時序如何用FPGA來分析與設(shè)計，本文將詳細(xì)介紹?！　』镜碾娮酉到y(tǒng)如圖 1所示，一般自己的設(shè)計都需要時序分析，如圖 1所示的Design，上部分為時序組合邏輯，下部分只有組合邏輯。而對其進行時序分析時，一般都以時鐘為參考的，因此一般主要分析
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如何采用SystemVerilog來改善基于FPGA的ASIC原型

  • ASIC在解決高性能復(fù)雜設(shè)計概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險的,如90nm ASIC/SoC設(shè)計大約需要2000萬美元開發(fā)成本.為了降低成本,現(xiàn)在可采用FPGA來實現(xiàn)ASIC.但是,但ASIC集成度較大時,需要幾個FPGA來實現(xiàn),這就需要考慮如何來連接ASIC設(shè)計中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡化這一問題.
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如何仿真IP核

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SoC設(shè)計中的IP核保護方法研究

  • 對現(xiàn)有主要IP核保護方法的原理和性能進行了研究分析,指出了各種方法的優(yōu)缺點,同時指出了IP核保護方法的發(fā)展方向。 隨著集成電路的規(guī)模依據(jù)摩爾定律不斷呈指數(shù)增長,目前已經(jīng)可以將整個系統(tǒng)集成到一塊單硅芯片上,片上系統(tǒng)(Sys-tem on a Chip, SoC)的概念也應(yīng)運而生。然而對于大型的SoC 來說,無論從設(shè)計的費用、周期還是可靠性來考慮,傳統(tǒng)的設(shè)計方法均已不能滿足需求,因此,基于知識產(chǎn)權(quán)( Intellectual Pro-perty, IP)核復(fù)用的設(shè)計方法也就隨之出現(xiàn)。
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LabVIEW FPGA代碼模塊設(shè)計（IP核）

  • 對于利用LabVIEW FPGA實現(xiàn)RIO目標(biāo)平臺上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴展的代碼模塊?；谝呀?jīng)驗證的設(shè)計進行代碼模塊開發(fā)，將使現(xiàn)有IP在未來應(yīng)用中得到更好的復(fù)用，也可以使在不同開發(fā)人員和內(nèi)部組織之間進行共享和交換的代碼更好服用。
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IP核互連策略及規(guī)范

  • 摘要：IP核有關(guān)標(biāo)準(zhǔn)及IP核互連規(guī)范目前正處于一個發(fā)展的關(guān)鍵時期，受到了業(yè)界的普遍關(guān)注。本文就IP核互連采取的策略進行了分析，對目前幾種使用較多的IP核互連規(guī)范作了介紹。
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ASIC中的異步時序設(shè)計

  • 絕大部分的ASIC設(shè)計工程師在實際工作中都會遇到異步設(shè)計的問題，本文針對異步時序產(chǎn)生的問題，介紹了幾種同步的策略，特別是結(jié)繩法和異步FIFO的異步比較法都是比較新穎的方法。
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如何實現(xiàn)IP核心網(wǎng)的QoS

  • NGN作為一個面向未來網(wǎng)絡(luò)業(yè)務(wù)應(yīng)用，基于分組平臺可以同時提供語音、數(shù)據(jù)、多媒體等綜合業(yè)務(wù)的系統(tǒng)，成為各大運營商以及設(shè)備提供商關(guān)注的焦點。 在影響NGN運營模式和運營收益的各種關(guān)鍵因素中，IPQoS特別是核心網(wǎng)的IPQoS，無疑是非常重要的一項。
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3-DES IP核的VerilogHDL設(shè)計

  • 首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。
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碼長可變、糾錯能力可調(diào)的RS碼編碼器設(shè)計

  • 目前對RS 編碼器的設(shè)計主要局限于單一碼長和固定糾錯能力的RS 碼編碼器設(shè)計。本文提出的這種碼長可變、糾錯能力可調(diào)的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個編碼電路中實現(xiàn), 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶提供了方便,又有很大的選擇空間。該編碼電路采用基于多項式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設(shè)計的編碼器的最高工作頻率可達(dá)到100MHz, 完全滿足無
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基于Nios II的過程控制實驗裝置的研究

  • 利用SOPC強大的IP核和容易配置的優(yōu)勢簡化設(shè)計流程。充分發(fā)揮NiosⅡ強大的并行處理能力。該系統(tǒng)主要涉及多個下位機與FPGA的通信問題。
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