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解析FPGA低功耗設(shè)計(jì)

　　在項(xiàng)目設(shè)計(jì)初期，基于硬件電源模塊的設(shè)計(jì)考慮，對(duì)FPGA設(shè)計(jì)中的功耗估計(jì)是必不可少的。筆者經(jīng)歷過(guò)一個(gè)項(xiàng)目，整個(gè)系統(tǒng)的功耗達(dá)到了100w,而單片F(xiàn)PGA的功耗估計(jì)得到為20w左右，有點(diǎn)過(guò)高了，功耗過(guò)高則會(huì)造成發(fā)熱量增大，溫度高最常見的問(wèn)題就是系統(tǒng)重啟，另外對(duì)FPGA內(nèi)部的時(shí)序也不利，導(dǎo)致可靠性下降。其它硬件電路的功耗是固定的，只有FPGA的功耗有優(yōu)化的余地，因此硬件團(tuán)隊(duì)則極力要求筆者所在的FPGA團(tuán)隊(duì)盡量多做些低功耗設(shè)計(jì)。筆者項(xiàng)目經(jīng)歷尚淺，還是第一次正視功耗這碼事兒，由于項(xiàng)目時(shí)間比較緊，而且xilinx方
關(guān)鍵字： FPGA 低功耗 RTL

基于FPGA的報(bào)文數(shù)據(jù)分析模塊的設(shè)計(jì)

　　摘要：網(wǎng)絡(luò)報(bào)文數(shù)據(jù)的記錄和分析在智能化變電站中尤為重要，通過(guò)對(duì)整個(gè)通信過(guò)程的記錄可以為事故分析及運(yùn)行維護(hù)提供依據(jù)。本文提出了一種基于FPGA技術(shù)、結(jié)合相關(guān)通信協(xié)議的報(bào)文數(shù)據(jù)分析系統(tǒng)的設(shè)計(jì)方案，實(shí)現(xiàn)了報(bào)文數(shù)據(jù)分析系統(tǒng)的各功能子模塊，通過(guò)仿真運(yùn)行驗(yàn)證了系統(tǒng)良好的處理能力。　　引言　　隨著計(jì)算機(jī)技術(shù)、通信技術(shù)及網(wǎng)絡(luò)技術(shù)的迅速發(fā)展，基于這三種核心技術(shù)的自動(dòng)化智能裝置在電網(wǎng)控制中的作用越來(lái)越突出。其中以交換式以太網(wǎng)和光纖光纜實(shí)現(xiàn)的網(wǎng)絡(luò)通信系統(tǒng)已經(jīng)逐漸成為變電站的重要單元。　　如何記錄、分析某個(gè)智能單
關(guān)鍵字： FPGA 以太網(wǎng) IEC61850 PHY CPU MAC 201411

基于DaVinci?平臺(tái)的網(wǎng)絡(luò)視頻解碼系統(tǒng)分析與設(shè)計(jì)

　　摘要：隨著視頻壓縮技術(shù)的不斷發(fā)展，單路1080p@60Hz分辨率的視頻可以壓縮到幾兆進(jìn)行傳輸，一個(gè)百兆網(wǎng)口可以傳輸多達(dá)10多路的IP視頻信號(hào)。目前的服務(wù)器單純依靠CPU進(jìn)行軟解碼已經(jīng)顯得非常吃力[1];匹配高性能的服務(wù)器或者配置多臺(tái)服務(wù)器卻有存在高成本的壓力。針對(duì)這些現(xiàn)狀，本文設(shè)計(jì)了一個(gè)基于TI的DaVinci?平臺(tái)的網(wǎng)絡(luò)視頻解碼系統(tǒng)。驗(yàn)證結(jié)果顯示，采樣該網(wǎng)絡(luò)視頻解碼系統(tǒng)，可以使得單臺(tái)服務(wù)器增加上百路的IP視頻解碼，同時(shí)不影響服務(wù)器的其它性能，性能可靠且成本有很大優(yōu)勢(shì)。　　1 TI 8
關(guān)鍵字： DaVinci IP視頻 CPU Linux FPGA 201411

基于LVDS的高速圖像數(shù)據(jù)存儲(chǔ)器的設(shè)計(jì)與實(shí)現(xiàn)

　　采集數(shù)據(jù)的有效傳輸和存儲(chǔ)轉(zhuǎn)發(fā)技術(shù)的發(fā)展保證了數(shù)字圖像在現(xiàn)實(shí)中廣泛應(yīng)用。如今，從多媒體通信領(lǐng)域的遠(yuǎn)程教育、圖像監(jiān)視到醫(yī)學(xué)上的遠(yuǎn)程會(huì)診，都和數(shù)據(jù)的有效傳輸及存儲(chǔ)轉(zhuǎn)發(fā)技術(shù)息息相關(guān)。在國(guó)防工業(yè)領(lǐng)域，圖像數(shù)據(jù)的采集存儲(chǔ)和連續(xù)有效轉(zhuǎn)發(fā)也起著巨大的作用，航空遙感圖像和衛(wèi)星遙感圖像的處理加工，電視制導(dǎo)中數(shù)據(jù)視頻圖像的傳輸，都離不開圖像傳輸存儲(chǔ)技術(shù)。本文設(shè)計(jì)的基于Flash的高速大容量固態(tài)數(shù)據(jù)存儲(chǔ)器，采用了基于LVDS的數(shù)據(jù)傳輸方式傳輸兩路高速圖像數(shù)據(jù)，實(shí)現(xiàn)圖像數(shù)據(jù)的高速實(shí)時(shí)存儲(chǔ)。不僅具有處理速度快、設(shè)計(jì)靈活性高等特點(diǎn)
關(guān)鍵字： LVDS 數(shù)據(jù)存儲(chǔ)器 FPGA

多聲源情境下的三維定位與分離系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)

　　項(xiàng)目背景及可行性分析　　項(xiàng)目名稱、項(xiàng)目的主要內(nèi)容及目前的進(jìn)展情況　　項(xiàng)目主要內(nèi)容：聲音分離的研究在聲音通信、聲學(xué)目標(biāo)檢測(cè)等方面都有著重要的理論和實(shí)用價(jià)值;聲源分離技術(shù)在機(jī)器聽覺、安保監(jiān)控、軍事等領(lǐng)域具有特別的應(yīng)用。目前，嘈雜背景下，單聲源定位與增強(qiáng)，已有所應(yīng)用;但多聲源情景下的定位與分離，由于算法和硬件復(fù)雜，還很少走向應(yīng)用。本項(xiàng)目通過(guò)構(gòu)建麥克風(fēng)陣列信號(hào)采集硬件，實(shí)現(xiàn)FPGA聲音分離算法，以完成兩個(gè)或兩個(gè)以上聲源的三維定位和分離，利用FPGA的并行性，以達(dá)到實(shí)時(shí)性的目標(biāo)。項(xiàng)目難點(diǎn)在于，制作信號(hào)采
關(guān)鍵字： FPGA NE5532 AD73360

基于FPGA的混沌加密虹膜識(shí)別系統(tǒng)設(shè)計(jì)(二)

　　7.1.3 虹膜外邊緣的確定　　(1) 虹膜外邊緣的特征分析　　由圖1中所示的虹膜圖像可以看出，虹膜外邊緣的主要特點(diǎn)是：較相對(duì)與虹膜內(nèi)邊緣而言，邊緣處灰度變化不是特別明顯，有一小段漸變的區(qū)域。也就是說(shuō)，虹膜內(nèi)部灰度趨近于一致這個(gè)事實(shí)，在參考文獻(xiàn)[8]中，介紹的環(huán)量積分算子應(yīng)該式是一種有效的方法。　　即：　　 ? 　　(7-10) 　　(2) 采用環(huán)量積分算子實(shí)現(xiàn)虹膜外邊緣的檢測(cè) 　　如上分析，虹膜環(huán)量積分算子是檢測(cè)虹膜外邊緣的一種有效手段，為了克服虹膜紋理對(duì)環(huán)量線
關(guān)鍵字： FPGA 虹膜識(shí)別 CMOS

基于FPGA的混沌加密虹膜識(shí)別系統(tǒng)設(shè)計(jì)(一)

　　項(xiàng)目信息　　1.項(xiàng)目名稱：基于FPGA的混沌加密虹膜識(shí)別系統(tǒng)設(shè)計(jì) 　　2.應(yīng)用領(lǐng)域：工業(yè)控制、科研、醫(yī)療、安檢　　3.設(shè)計(jì)摘要：　　基于虹膜的生物識(shí)別技術(shù)是一種最新的識(shí)別技術(shù)，通過(guò)一定的虹膜識(shí)別算法，可以達(dá)到十分優(yōu)異的準(zhǔn)確性。隨著虹膜識(shí)別技術(shù)的發(fā)展，它的應(yīng)用領(lǐng)域越來(lái)越寬，不僅在高度機(jī)密場(chǎng)所應(yīng)用，并逐步推廣到機(jī)場(chǎng)、銀行、金融、公安、出入境口岸、安全、網(wǎng)絡(luò)、電子商務(wù)等場(chǎng)合。在研究了虹膜識(shí)別算法，即預(yù)處理、特征提取和匹配的基礎(chǔ)上，我們?cè)O(shè)計(jì)了一種可便攜使用的基于FPGA的嵌入式虹膜識(shí)別系統(tǒng)。本系
關(guān)鍵字： FPGA 虹膜識(shí)別 CMOS

基于SoC FPGA進(jìn)行工業(yè)設(shè)計(jì)及電機(jī)控制

　　引言　　在工業(yè)系統(tǒng)中選擇器件需要考慮多個(gè)因素，其中包括：性能、工程變更的成本、上市時(shí)間、人員的技能、重用現(xiàn)有IP/程序庫(kù)的可能性、現(xiàn)場(chǎng)升級(jí)的成本，以及低功耗和低成本。　　工業(yè)市場(chǎng)的近期發(fā)展推動(dòng)了對(duì)具有高集成度、高性能、低功耗FPGA器件的需求。設(shè)計(jì)人員更喜歡網(wǎng)絡(luò)通信而不是點(diǎn)對(duì)點(diǎn)通信，這意味著可能需要額外的控制器用于通信，進(jìn)而間接增加了BOM成本、電路板尺寸和相關(guān)NRE(一次性工程費(fèi)用)成本。　　總體擁有成本用于分析和估計(jì)購(gòu)置的壽命周期成本，它是所有與設(shè)計(jì)相關(guān)的直接和間接成本的擴(kuò)展集，包括工
關(guān)鍵字： FPGA SoC 永磁同步電機(jī)

FPGA研發(fā)之道(10)架構(gòu)設(shè)計(jì)漫談(五)數(shù)字電路的靈魂-流水線

　　流水線，最早為人熟知，起源于十九世紀(jì)初的福特汽車工廠，富有遠(yuǎn)見的福特，改變了那種人圍著汽車轉(zhuǎn)、負(fù)責(zé)各個(gè)環(huán)節(jié)的生產(chǎn)模式，轉(zhuǎn)變成了流動(dòng)的汽車組裝線和固定操作的人員。于是，工廠的一頭是不斷輸入的橡膠和鋼鐵，工廠的另一頭則是一輛輛正在下線的汽車。這種改變，不但提升了效率，更是拉開了工業(yè)時(shí)代大生產(chǎn)的序幕。　　如今，這種模式常常應(yīng)用于數(shù)字電路的設(shè)計(jì)之中，與現(xiàn)在流驅(qū)動(dòng)的FPGA架構(gòu)不謀而合。舉例來(lái)說(shuō)：某設(shè)計(jì)輸入為A種數(shù)據(jù)流，而輸出則是B種數(shù)據(jù)流，其流水架構(gòu)如下所示：　　 ? 　　每個(gè)模塊只
關(guān)鍵字： FPGA 架構(gòu)設(shè)計(jì) 流水線

FPGA研發(fā)之道(9)架構(gòu)設(shè)計(jì)漫談(四)并行與復(fù)用

　　FPGA其在眾多器件中能夠被工程師青睞的一個(gè)很重要的原因就是其強(qiáng)悍的處理能力。那如何能夠做到高速的數(shù)據(jù)處理，數(shù)據(jù)的并行處理則是其中一個(gè)很重要的方式。　　數(shù)據(jù)的并行處理，從結(jié)構(gòu)上非常簡(jiǎn)單，但是設(shè)計(jì)上卻是相當(dāng)復(fù)雜，對(duì)于現(xiàn)有的FPGA來(lái)說(shuō)，雖然各種FPGA的容量都在增加，但是在有限的邏輯中達(dá)到更高的處理能力則是FPGA工程師面臨的挑戰(zhàn)。常用并行計(jì)算結(jié)構(gòu)如下圖所示：　　 ? 　　上圖中：前端處理單元負(fù)責(zé)將進(jìn)入數(shù)據(jù)信息，分配到多個(gè)計(jì)算單元中，圖中為3個(gè)計(jì)算單元(幾個(gè)根據(jù)所需的性能計(jì)算得
關(guān)鍵字： FPGA 架構(gòu)設(shè)計(jì) 并行

FPGA研發(fā)之道(8)架構(gòu)設(shè)計(jì)漫談(三)時(shí)鐘和復(fù)位

　　接口確定以后，F(xiàn)PGA內(nèi)部如何規(guī)劃?首先需要考慮就是時(shí)鐘和復(fù)位。　　時(shí)鐘：根據(jù)時(shí)鐘的分類，可以分為邏輯時(shí)鐘，接口時(shí)鐘，存儲(chǔ)器時(shí)鐘等; 　　(1)邏輯時(shí)鐘取決與邏輯的關(guān)鍵路徑，最終值是設(shè)計(jì)和優(yōu)化的結(jié)果，從經(jīng)驗(yàn)而不是實(shí)際出發(fā)：低端FPGA(cyclone spantan)工作頻率在40-80Mhz之間，而高端器件(stratix virtex)可達(dá)100-200Mhz之間，根據(jù)各系列的先后性能會(huì)有所提升，但不是革命性的。　　(2)接口時(shí)鐘，異步信號(hào)的時(shí)序一般也是通過(guò)FPGA片內(nèi)同步邏輯產(chǎn)生，一般
關(guān)鍵字： FPGA 架構(gòu)設(shè)計(jì) 復(fù)位

FPGA研發(fā)之道(7)架構(gòu)設(shè)計(jì)漫談(二)穩(wěn)定壓倒一切

　　敏捷開發(fā)宣言中，有一條定律是“可以工作的軟件勝過(guò)面面俱到的文檔”。如何定義可可以工作的，這就是需求確定后架構(gòu)設(shè)計(jì)的首要問(wèn)題。而大部分看這句話的同志更喜歡后半句，用于作為不寫文檔的借口。　　FPGA的架構(gòu)設(shè)計(jì)最首先可以確定就是外接接口，就像以前說(shuō)的，穩(wěn)定可靠的接口是成功的一半。接口的選擇需要考慮幾個(gè)問(wèn)題。　　1，有無(wú)外部成熟IP。一般來(lái)說(shuō)，ALTERA和XILINX都提供大量的接口IP，采用這些IP能夠提升研發(fā)進(jìn)度，但不同IP在不同F(xiàn)PGA上需要不同license，這個(gè)
關(guān)鍵字： FPGA ALTERA XILINX

FPGA研發(fā)之道(6)架構(gòu)設(shè)計(jì)漫談(一)流驅(qū)動(dòng)和調(diào)用式

　　勿用諱言，現(xiàn)在國(guó)內(nèi)FPGA開發(fā)還處于小作坊的開發(fā)階段，一般都是三、四個(gè)人，七八臺(tái)機(jī)器.小作坊如何也能做出大成果。這是每個(gè)FPGA工程師都要面臨的問(wèn)題。架構(gòu)設(shè)計(jì)是面臨的第一關(guān)。經(jīng)常有這樣的項(xiàng)目，需求分析，架構(gòu)設(shè)計(jì)匆匆忙忙，號(hào)稱一兩個(gè)月開發(fā)完畢，實(shí)際上維護(hù)項(xiàng)目就花了一年半時(shí)間。主要包括幾個(gè)問(wèn)題，一，性能不滿足需求。二，設(shè)計(jì)頻繁變更。三，系統(tǒng)不穩(wěn)定，調(diào)試問(wèn)題不收斂。　　磨刀不誤砍柴工，F(xiàn)PGA設(shè)計(jì)的需求分析是整個(gè)設(shè)計(jì)第一步。如何將系統(tǒng)的功能需求，轉(zhuǎn)換成FPGA的設(shè)計(jì)需求，是FPGA架構(gòu)設(shè)計(jì)的首要問(wèn)題。首
關(guān)鍵字： FPGA 架構(gòu)設(shè)計(jì) SOPC

基于DDS的頻譜分析儀設(shè)計(jì)

　　1 引言　　直接數(shù)字頻率合成(DDS)是近幾年一種新型的頻率合成法，其具有頻率切換速度快，頻率分辨率高，以及便于集成等優(yōu)點(diǎn)。在此，設(shè)計(jì)了基于DDS的頻譜分析儀，該頻譜分析儀依據(jù)外差原理，被測(cè)信號(hào)與本征頻率混頻，實(shí)現(xiàn)信號(hào)的頻譜分析。　　2 系統(tǒng)設(shè)計(jì) 　　圖1給出系統(tǒng)設(shè)計(jì)框圖，主要由本機(jī)振蕩電路、混頻電路、放大檢波電路、頻譜輸出顯示電路等組成。通過(guò)單片機(jī)和現(xiàn)場(chǎng)可編程門陣列(FPGA)共同控制AD985l，以產(chǎn)生正弦掃頻輸出信號(hào)，然后經(jīng)濾波、程控放大得到穩(wěn)定輸出，與經(jīng)放大處理的被測(cè)信號(hào)混頻，再經(jīng)放
關(guān)鍵字： DDS FPGA AD985l

基于FPGA的簡(jiǎn)易頻譜分析儀

　　1 引言　　目前，由于頻譜分析儀價(jià)格昂貴，高等院校只是少數(shù)實(shí)驗(yàn)室配有頻譜儀。但電子信息類教學(xué)，如果沒(méi)有頻譜儀輔助觀察，學(xué)生只能從書本中抽象理解信號(hào)特征，嚴(yán)重影響教學(xué)實(shí)驗(yàn)效果。　　針對(duì)這種現(xiàn)狀提出一種基于FPGA的簡(jiǎn)易頻譜分析儀設(shè)計(jì)方案，其優(yōu)點(diǎn)是成本低，性能指標(biāo)滿足教學(xué)實(shí)驗(yàn)所要求的檢測(cè)信號(hào)范圍。　　2 設(shè)計(jì)方案　　圖1為系統(tǒng)設(shè)計(jì)總體框圖。該系統(tǒng)采用C8051系列單片機(jī)中的 C8051F121作為控制器，CvcloneⅢ系列EP3C40F484C8型FPGA為數(shù)字信號(hào)算法處理單元。系統(tǒng)設(shè)計(jì)
關(guān)鍵字： FPGA 頻譜分析儀 AD603

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fpga 介紹

FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 [ 查看詳細(xì) ]