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基于FPGA的TS over IP的設(shè)計(jì)與實(shí)現(xiàn)

隨著互聯(lián)網(wǎng)的發(fā)展, 數(shù)字電視信號(hào)的網(wǎng)絡(luò)傳輸?shù)玫搅嗽絹碓蕉嗟年P(guān)注，本文設(shè)計(jì)與實(shí)現(xiàn)了一種基于FPGA和MCU(R8051XC2)的TS over IP系統(tǒng)，并對(duì)傳統(tǒng)的TS over IP系統(tǒng)進(jìn)行了改進(jìn)。此系統(tǒng)通過從標(biāo)準(zhǔn)TS流接口接收TS流，將其以乒乓操作的方式存放在兩個(gè)雙口RAM中，再通過一定方法封裝IP包發(fā)送至網(wǎng)絡(luò)，實(shí)現(xiàn)了TS流和網(wǎng)絡(luò)IP數(shù)據(jù)包的相互轉(zhuǎn)換。通過向系統(tǒng)推送TS流數(shù)據(jù)并使用抓包軟件對(duì)經(jīng)過系統(tǒng)的數(shù)據(jù)進(jìn)行分析統(tǒng)計(jì)的方法證明，得出以下結(jié)論，此系統(tǒng)在相同情況與有限的硬件條件下，相比傳統(tǒng)的使用FIFO作為
關(guān)鍵字： FPGA TS over IP 異步時(shí)鐘域通信雙端口RAM 201509

神級(jí)經(jīng)典設(shè)計(jì)案例：用ARM和FPGA搭建神經(jīng)網(wǎng)絡(luò)處理器通信方案

　　引言　　人工神經(jīng)網(wǎng)絡(luò)在很多領(lǐng)域得到了很好的應(yīng)用，尤其是具有分布存儲(chǔ)、并行處理、自學(xué)習(xí)、自組織以及非線性映射等特點(diǎn)的網(wǎng)絡(luò)應(yīng)用更加廣泛。嵌入式便攜設(shè)備也越來越多地得到應(yīng)用，多數(shù)是基于ARM內(nèi)核及現(xiàn)場(chǎng)可編程門陣列FPGA的嵌入式應(yīng)用。某人工神經(jīng)網(wǎng)絡(luò)的FPGA處理器能夠?qū)?shù)據(jù)進(jìn)行運(yùn)算處理，為了實(shí)現(xiàn)集數(shù)據(jù)通信、操作控制和數(shù)據(jù)處理于一體的便攜式神經(jīng)網(wǎng)絡(luò)處理器，需要設(shè)計(jì)一種基于嵌入式ARM內(nèi)核及現(xiàn)場(chǎng)可編程門陣列FPGA的主從結(jié)構(gòu)處理系統(tǒng)滿足要求。　　1人工神經(jīng)網(wǎng)絡(luò)處理器　　1.1人工神經(jīng)網(wǎng)絡(luò)模型　　
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點(diǎn)燃產(chǎn)業(yè)創(chuàng)新之火，ICChina推動(dòng)FPGA鼓勵(lì)創(chuàng)新

　　在今天，創(chuàng)新能力是個(gè)熱門話題。各個(gè)國(guó)家在戰(zhàn)略、政策上對(duì)此也高度重視。今年，國(guó)務(wù)院印發(fā)《中國(guó)制造2025》明確提出提高國(guó)家制造業(yè)創(chuàng)新能力。今天，創(chuàng)新式思維對(duì)于所有工程領(lǐng)域的技術(shù)人員變得如此重要。這主要是全球范圍的技術(shù)進(jìn)步所帶來的壓力，競(jìng)爭(zhēng)已經(jīng)是在全球范圍了。發(fā)明創(chuàng)造是每個(gè)工程技術(shù)人員的夢(mèng)想，而創(chuàng)新思維是發(fā)明創(chuàng)造的第一步。創(chuàng)新思維是我們大腦在產(chǎn)生新思想或新概念的一個(gè)過程，也可以是對(duì)現(xiàn)存思想和概念新的延續(xù)。在電子工程領(lǐng)域，F(xiàn)PGA在培養(yǎng)和教育新一代工程技術(shù)人員的創(chuàng)新思維中扮演著重要角色。　　ICChin
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FPGA芯片在編程器燒錄器里的應(yīng)用

　　摘要：FPGA的IO可編程，這給邏輯設(shè)計(jì)和PCB設(shè)計(jì)帶來一定的靈活性和獨(dú)立性。在編程器的硬件實(shí)現(xiàn)中，F(xiàn)PGA就是充當(dāng)一個(gè)“千手觀音”的角色，為邏輯設(shè)計(jì)和PCB設(shè)計(jì)鋪路架橋，靈活實(shí)現(xiàn)各種功能。　　FPGA是一種“半定制”的芯片，其中一個(gè)特性就是IO口可編程，這個(gè)特性對(duì)編程器能與各類封裝芯片互連有很大幫助作用。　　MCU的管腳功能都是固定的，與外部接口通常使用IO口或者總線連接。普通IO口其實(shí)本質(zhì)就是寄存器，這些寄存器都有一個(gè)相應(yīng)的地址，操作IO口就
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零基礎(chǔ)學(xué)FPGA （二十五）必會(huì)！從靜態(tài)時(shí)序分析到SDRAM時(shí)序收斂（下篇）

　　七、SDRAM工作時(shí)鐘相位偏移計(jì)算　　從上篇文章中我們知道，我們的數(shù)據(jù)是要經(jīng)過一定的延時(shí)才會(huì)到達(dá)目標(biāo)器件的，這個(gè)延時(shí)也就是相對(duì)于源寄存器的時(shí)鐘發(fā)射沿的時(shí)間延時(shí)，數(shù)據(jù)在源寄存器時(shí)鐘的上升沿到來時(shí)輸出，經(jīng)過FPGA的走線，PCB走線等，到達(dá)目標(biāo)寄存器的數(shù)據(jù)端口時(shí)會(huì)有一定的延時(shí)，而這個(gè)數(shù)據(jù)要想被目標(biāo)器件的目的寄存器鎖存，那么，目的寄存器的鎖存時(shí)鐘應(yīng)該盡量在數(shù)據(jù)的有效窗口內(nèi)才能確保數(shù)據(jù)被捕獲成功。所謂數(shù)據(jù)的有效窗口，就是數(shù)據(jù)在兩次變化之間的中間部分，也是數(shù)據(jù)最穩(wěn)定的部分。　　所以，要想將數(shù)據(jù)正確捕獲，
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經(jīng)典應(yīng)用案例：以太網(wǎng)/IP將工廠生產(chǎn)效率與商業(yè)智能聯(lián)系到一起

　　眾多工廠現(xiàn)在正在使用傳輸控制協(xié)議/互聯(lián)網(wǎng)協(xié)議(TCP/IP)和以太網(wǎng)網(wǎng)絡(luò)結(jié)構(gòu)，日益將專有協(xié)議更換為綜合通信協(xié)議，從而將現(xiàn)場(chǎng)生產(chǎn)效率與商業(yè)智能聯(lián)系到一起。設(shè)備層網(wǎng)絡(luò)采用控制器，通過流行的開放協(xié)議和專有協(xié)議在機(jī)器之間開展通信。作為鏈路層而未原有應(yīng)用實(shí)施以太網(wǎng)可以改善開機(jī)時(shí)間并優(yōu)化工作流與生產(chǎn)，使網(wǎng)絡(luò)面向未來做好準(zhǔn)備，同時(shí)增加投資回報(bào)。高密度以太網(wǎng)/IP與最為靈活的現(xiàn)場(chǎng)總線自動(dòng)化技術(shù)兼容。以太網(wǎng)/IP可以提供所需的可擴(kuò)展性，以經(jīng)濟(jì)的方式將生產(chǎn)車間與全企業(yè)的辦公設(shè)施集成到一起，并且遠(yuǎn)遠(yuǎn)超出這一范圍，實(shí)現(xiàn)安全的
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CEVA宣布 RivieraWaves Bluetooth Smart 4.2平臺(tái)IP獲得認(rèn)證

　　全球領(lǐng)先的蜂窩通信、多媒體和連接性DSP IP平臺(tái)授權(quán)廠商以及藍(lán)牙核心(Bluetooth® Core)規(guī)范團(tuán)隊(duì)成員CEVA公司宣布其RivieraWaves Bluetooth Smart 4.2 IP平臺(tái)已經(jīng)獲得藍(lán)牙技術(shù)聯(lián)盟(Bluetooth Special Interest Group, SIG)的全面認(rèn)證。RivieraWaves Bluetooth Smart 4.2 IP平臺(tái)是現(xiàn)有藍(lán)牙4.2 IP中功耗最低、功能最先進(jìn)的實(shí)現(xiàn)。廣泛用于超低功耗連網(wǎng)設(shè)備，如可穿戴產(chǎn)品、健康和健身傳感
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零基礎(chǔ)學(xué)FPGA （二十四）必會(huì)！從靜態(tài)時(shí)序分析到SDRAM時(shí)序收斂（上篇）

　　下面我們進(jìn)入正題，今天我們講時(shí)序　　一、從靜態(tài)時(shí)序分析說起　　我理解的靜態(tài)時(shí)序分析，就是我們?cè)诓患蛹?lì)的情況下，通過對(duì)電路進(jìn)行時(shí)序的延遲計(jì)算，預(yù)計(jì)電路的工作流程，對(duì)電路提出我們需要的一些約束條件，比如我們需要從A寄存器到B寄存器的延遲不能大于10ns，如果我們不添加時(shí)序約束，綜合工具可能會(huì)有好幾條路徑，按照它自己的要求來布局布線，那么從A寄存器到B寄存器的時(shí)間就有可能是20ns或者15ns之類的路徑，而我們需要的是不能大于10ns，因此，我們需要添加時(shí)序約束，再根據(jù)特定的時(shí)序模型，使我們的系統(tǒng)
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小梅哥和你一起深入學(xué)習(xí)FPGA之PS2鍵盤驅(qū)動(dòng)

　　在我們的電子系統(tǒng)中，當(dāng)需要用到大量的按鍵輸入時(shí)，普通的獨(dú)立按鍵和矩陣鍵盤已經(jīng)無法滿足我們的輸入需求，這個(gè)時(shí)候，我們需要使用一種功能更加強(qiáng)大的鍵盤，來幫助我們輸入更多的信息。在pc機(jī)上，我們經(jīng)常使用104鍵的鍵盤，這種鍵盤與pc機(jī)的接口，可分為USB接口和PS2接口，我們FPGA要實(shí)現(xiàn)USB接口比較困難，因?yàn)閁SB的接口線路，不是標(biāo)準(zhǔn)的TTL電平，而PS2接口，則使用標(biāo)準(zhǔn)的TTL電平，那么我們今天就使用FPGA來解碼驅(qū)動(dòng)一個(gè)采用PS2接口的pc機(jī)鍵盤，用這個(gè)鍵盤來擴(kuò)展我們FPGA的輸入系統(tǒng)，以使我們能夠
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零基礎(chǔ)學(xué)FPGA （二十三） SDR SDRAM（架構(gòu)篇）

　　今天我們來講的是SDRAM的架構(gòu)以及設(shè)計(jì)，這也是小墨第一次接觸架構(gòu)，也談不上給大家講，就是把我理解的當(dāng)做一個(gè)筆記分享給大家，有什么錯(cuò)誤也請(qǐng)積極指正，畢竟我也是沒有老師教，也是自己摸索的，難免有些不合理的地方。　　一、SDRAM 工作部分　　1、上電初始化　　　　我們先來看第一部分，上電初始化。上電初始化我們知道，上電之后我們需要等待200us的穩(wěn)定期，這段時(shí)間我們可以用一個(gè)定時(shí)器來計(jì)數(shù)，這沒什么問題，然后進(jìn)入的是預(yù)充電部分，這個(gè)時(shí)候，預(yù)充電的時(shí)候，sdram_cmd
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讓機(jī)器人眼明腦快的奧秘：嵌入式視覺系統(tǒng)

新一代工業(yè)機(jī)器人的核心特征是智能化，實(shí)現(xiàn)工業(yè)機(jī)器人智能化，就必須讓機(jī)器人擁有明亮的“雙眸”和靈活的“大腦”。
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英特爾的下一步：整合處理器核心與FPGA

　　自今年六月一號(hào)，英特爾宣布并購(gòu)Altera后，雙方對(duì)于并購(gòu)訊息就未再透露更多的訊息。不過，針對(duì)此點(diǎn)，Altera亞太區(qū)副總裁暨董事總經(jīng)理莊秉翰引述英特爾所發(fā)布的公開訊息，也約略點(diǎn)出了英特爾并購(gòu)Altera后的未來發(fā)展方向。　　莊秉翰談到，眾所皆知，摩爾定律是由英特爾創(chuàng)辦人所創(chuàng)，截至目前為止，英特爾仍然認(rèn)為摩爾定律仍然適用于半導(dǎo)體產(chǎn)業(yè)，同樣的，Altera也有相同的看法。此外，英特爾也認(rèn)為，并購(gòu)Altera再整合自身旗下的IP等技術(shù)方案，可以創(chuàng)造出新一代的產(chǎn)品陣容，以滿足資料中心與物聯(lián)網(wǎng)的客戶群。
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零基礎(chǔ)學(xué)FPGA （二十二） SDR SDRAM（理論篇）

　　其實(shí)說實(shí)話這一個(gè)月來也沒怎么看新知識(shí)，大體梳理了一下以前學(xué)過的知識(shí)，回顧了一下SOPC的學(xué)習(xí)。對(duì)于SOPC的學(xué)習(xí)我打算暫時(shí)先放一放，因?yàn)榍懊孢€有一個(gè)要寫的沒有完成，也是一直以來無法寫起的一個(gè)題目，就是今天我們要寫的SDRAM的操作。等寫完這個(gè)，我們?cè)倩氐絊OPC，帶領(lǐng)大家調(diào)USB2.0! 　　由于SDRAM本身就是一個(gè)比較復(fù)雜的東西，之前小墨在學(xué)這方面東西的時(shí)候感覺很是吃力，于是那時(shí)候便暫時(shí)放下了，知道年后這段時(shí)間，小墨又重新拾起這個(gè)知識(shí)點(diǎn)，想要一口氣把它調(diào)通了，再往下看其他的東西。學(xué)SDRAM，理
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小梅哥和你一起深入學(xué)習(xí)FPGA之DAC驅(qū)動(dòng)

　　本實(shí)驗(yàn)中，我們使用FPGA來驅(qū)動(dòng)了一片DAC芯片TLC5620，該芯片的特性如下所示：　　TLC5620特性：　　4路8位電壓輸出; 　　單電源5V供電; 　　串行接口; 　　參考電壓輸入高阻; 　　可編程的1次或2次輸出范圍; 　　同時(shí)更新的能力; 　　內(nèi)部自帶上電復(fù)位功能; 　　低功耗; 　　半緩沖輸出。　　小梅哥設(shè)計(jì)的該芯片的驅(qū)動(dòng)模塊的接口如下所示：　　　　各個(gè)端口定義如下：　　以下是代碼片段：　　input Clk; 　　inp
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