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認(rèn)知無(wú)線(xiàn)電的頻譜檢測(cè)的FPGA實(shí)現(xiàn)

　　項(xiàng)目背景　　項(xiàng)目名稱(chēng)：認(rèn)知無(wú)線(xiàn)電的頻譜檢測(cè) 　　項(xiàng)目背景：隨著無(wú)線(xiàn)通信需求的不斷增長(zhǎng)，可用的頻譜資源越來(lái)越少，呈現(xiàn)日趨緊張的狀況;另一方面，人們發(fā)現(xiàn)全球授權(quán)頻段尤其是信號(hào)傳播特性較好的低頻段的頻譜利用率極低。認(rèn)知無(wú)線(xiàn)電技術(shù)為解決頻譜利用率低的問(wèn)題提供了行之有效的方法。由于認(rèn)知無(wú)線(xiàn)電在使用空閑頻段進(jìn)行通信的同時(shí)不斷地檢測(cè)授權(quán)用戶(hù)的出現(xiàn)，一旦檢測(cè)到授權(quán)用戶(hù)要使用該頻段，認(rèn)知無(wú)線(xiàn)電用戶(hù)便自動(dòng)退出并轉(zhuǎn)移到其他空閑頻段繼續(xù)通信，確保在不干擾授權(quán)用戶(hù)的情況下，與他們進(jìn)行頻譜共享。這樣一來(lái)，在沒(méi)有增加新頻段的
關(guān)鍵字： FPGA 無(wú)線(xiàn)電

利用 Virtex-5 SXT 的高性能 DSP 解決方案

　　二十多年來(lái)，F(xiàn)PGA 為世人提供了最靈活、適應(yīng)性極強(qiáng)、快速的設(shè)計(jì)環(huán)境。早期的 DSP 設(shè)計(jì)人員發(fā)現(xiàn)，可將一種可再編程的門(mén)海用于數(shù)字信號(hào)處理。如果把內(nèi)置到 FPGA 架構(gòu)中的乘法器、加法器和累加單元結(jié)合起來(lái)，就可以利用大規(guī)模并行計(jì)算實(shí)現(xiàn)有效的濾波器算法。　　在未加工頻率性能方面的損失，通過(guò)并行計(jì)算得到了彌補(bǔ)，而且得遠(yuǎn)大于失，可謂“失之東隅，收之桑榆”;由此獲得的 DSP 帶寬完全可與替代方案媲美。隨著時(shí)間的推移，乘法器和加法器的實(shí)施越來(lái)越高效。1998 年，Xilinx 順理
關(guān)鍵字： Virtex-5 DSP

用于 Virtex-5 FPGA 的浮點(diǎn)接口

　　本文介紹Virtex - 5 FXT FPGA系列浮點(diǎn)接口，賽靈思logiCORE的IP處理器單元( APU )輔助PowerPC 440嵌入式微處理器設(shè)計(jì)的IP基礎(chǔ)知識(shí)。　　點(diǎn)擊此處下載
關(guān)鍵字： Virtex-5 FPGA

使用Virtex-5 FPGA實(shí)現(xiàn)LTE仿真器

　　功能強(qiáng)大的可編程邏輯平臺(tái)使得Prisma Engineering公司能夠針對(duì)所有蜂窩網(wǎng)絡(luò)提供可重配置無(wú)線(xiàn)測(cè)試設(shè)備。長(zhǎng)期演進(jìn)(LTE)是移動(dòng)寬帶的最3GPP標(biāo)準(zhǔn)，它打破了現(xiàn)有蜂窩網(wǎng)絡(luò)的固有模式。LTE與前代UMTS和GSM標(biāo)準(zhǔn)相比，除采用高頻譜效率的射頻技術(shù)外，其架構(gòu)還得到了大幅簡(jiǎn)化。LTE系統(tǒng)的無(wú)線(xiàn)接入部分Node-B，是連接無(wú)線(xiàn)電和整個(gè)互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò)之間的邊緣設(shè)備。這種架構(gòu)無(wú)法監(jiān)測(cè)和測(cè)試等效于UMTS中間鏈路上的元件。必須通過(guò)無(wú)線(xiàn)電接口，才能有效地測(cè)試LTE網(wǎng)絡(luò)元件。　　這正是Prisma
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基于Virtex-5的3.125G串行傳輸系統(tǒng)的設(shè)計(jì)與驗(yàn)證

　　1 引言　　隨著電子系統(tǒng)的不斷發(fā)展，芯片間以及板間的數(shù)據(jù)傳輸需求也在不斷增長(zhǎng)，傳統(tǒng)的單端并行數(shù)據(jù)傳輸模式早已不能滿(mǎn)足現(xiàn)在高帶寬應(yīng)用的要求。USB 3.0、SATA 3.0、PCI-E 2.0等新串行規(guī)范的發(fā)布以及更高速的串并/并串轉(zhuǎn)換單元(SERDES)芯片的推出更是引起了業(yè)界對(duì)高速差分串行數(shù)據(jù)傳輸?shù)臒o(wú)限憧憬。為了解決下一代無(wú)線(xiàn)通信基站中多天線(xiàn)(MIMO)信號(hào)處理所帶來(lái)的巨大數(shù)據(jù)吞吐量要求，本文基于Virtex-5 FPGA的GTP單元給出了一種在高級(jí)電信計(jì)算架構(gòu)(ATCA)機(jī)箱內(nèi)實(shí)現(xiàn)單對(duì)差分線(xiàn)進(jìn)
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Gbps無(wú)線(xiàn)基站設(shè)計(jì)中Virtex-5FPGA的應(yīng)用

　　本文基于Virtex-5FPGA設(shè)計(jì)面向未來(lái)移動(dòng)通信標(biāo)準(zhǔn)的Gbps無(wú)線(xiàn)通信基站系統(tǒng)，具有完全的可重配置性，可以完成MIMO、OFDM及LDPC等復(fù)雜信號(hào)處理算法，實(shí)現(xiàn)1Gbps速率的無(wú)線(xiàn)通信。　　引言　　隨著集成電路(IC)技術(shù)進(jìn)入深亞微米時(shí)代，片上系統(tǒng)SoC(SySTem-ON-a-Chip)以其顯著的優(yōu)勢(shì)成為當(dāng)代IC設(shè)計(jì)的熱點(diǎn)。基于軟硬件協(xié)同設(shè)計(jì)及IP復(fù)用技術(shù)的片上系統(tǒng)具有功能強(qiáng)大、高集成度和低功耗等優(yōu)點(diǎn)，可顯著降低系統(tǒng)體積和成本，縮短產(chǎn)品上市的時(shí)間。IP核是SoC設(shè)計(jì)的一個(gè)重要組成部分，
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基于Virtex-5平臺(tái)的真隨機(jī)數(shù)發(fā)生器的設(shè)計(jì)實(shí)現(xiàn)

　　真隨機(jī)數(shù)發(fā)生器(TRNG)在統(tǒng)計(jì)學(xué)、信息安全等領(lǐng)域有著廣泛的應(yīng)用。在這些領(lǐng)域中，不僅要求數(shù)據(jù)序列分布均勻、彼此獨(dú)立，而且要求其具有不可預(yù)測(cè)性，能夠抵御針對(duì)隨機(jī)性的攻擊。B.Sunar，W.J.Martin和D.R.Stinson提出，真隨機(jī)數(shù)發(fā)生器的性能受3個(gè)因素的影響：熵源(Entropy Source)，采集方式(Harvesting Mechanism)和后續(xù)處理(Post-Processing)。在電路系統(tǒng)中最常見(jiàn)的三種真隨機(jī)數(shù)產(chǎn)生方法為：1)直接放大法：放大電路中的電阻熱噪聲等物理噪聲，通過(guò)
關(guān)鍵字： FPGA Virtex-5 隨機(jī)數(shù)發(fā)生器

是德科技推出支持光學(xué)相干斷層成像技術(shù)的 12 位 PCIe 高速數(shù)據(jù)采集卡

　　是德科技公司日前宣布與 YellowSys 攜手推出 U5303A 12 位 PCle® 高速數(shù)據(jù)采集卡，該產(chǎn)品提供專(zhuān)為光學(xué)相干斷層成像(OCT)技術(shù)設(shè)計(jì)的新選件。YellowSys 是一家 IP 處理固件和軟件供應(yīng)商。　　是德科技數(shù)據(jù)采集解決方案使用信號(hào)重采樣方法，為極差分析提供板上增強(qiáng)，并提供穩(wěn)定的 ADC 信號(hào)采樣節(jié)奏。該解決方案主要關(guān)注信號(hào)采集過(guò)程中的時(shí)鐘穩(wěn)定性，以避免采樣節(jié)奏發(fā)生變化。在使用外部 k 時(shí)鐘時(shí)，通常會(huì)對(duì)信號(hào)采集產(chǎn)生不利影響。此外，信號(hào)處理直接在數(shù)據(jù)采集卡上實(shí)時(shí)進(jìn)行，
關(guān)鍵字：是德科技 U5303A FPGA

2015，全新的美高森美來(lái)了

　　新年伊始，美高森美(Microsemi)全球市場(chǎng)營(yíng)銷(xiāo)執(zhí)行副總裁Russ?Garcia向媒體展示了一個(gè)全新的美高森美?！　∪麦w現(xiàn)在：美高森美的營(yíng)收在過(guò)去五年里增長(zhǎng)了一倍。2014財(cái)年，營(yíng)收為11.4億美元。焦點(diǎn)市場(chǎng)集中在通信(占總營(yíng)收的38%)、國(guó)防和安全(28%)、航空航天(13%)以及工業(yè)(23%)。幾年來(lái)，通過(guò)不斷地并購(gòu)和通過(guò)創(chuàng)新實(shí)現(xiàn)自有產(chǎn)品的內(nèi)生增長(zhǎng)，美高森美不斷成長(zhǎng)為產(chǎn)品線(xiàn)多樣，多元化發(fā)展的公司?！　uss?Garcia透露，2015的美高森美將在以下三個(gè)領(lǐng)域更上層樓：
關(guān)鍵字：美高森美 FPGA 分立器件原子鐘

零基礎(chǔ)學(xué)FPGA（十二）對(duì)于初學(xué)者一篇很不錯(cuò)的文章

　　長(zhǎng)期以來(lái)很多新入群的菜鳥(niǎo)們總是在重復(fù)的問(wèn)一些非常簡(jiǎn)單但是又讓新手困惑不解的問(wèn)題。作為管理員經(jīng)常要給這些菜鳥(niǎo)們普及基礎(chǔ)知識(shí)，但是非常不幸的是很多菜鳥(niǎo)懷著一種浮躁的心態(tài)來(lái)學(xué)習(xí) FPGA，總是急于求成。　　再加上國(guó)內(nèi)大量有關(guān)FPGA的垃圾教材的誤導(dǎo)，所以很多菜鳥(niǎo)始終無(wú)法入門(mén)。為什么大量的人會(huì)覺(jué)得FPGA難學(xué)?作為著名FPGA 提供商Altera授權(quán)的金牌培訓(xùn)師，本管理員決心開(kāi)貼來(lái)詳細(xì)講一下菜鳥(niǎo)覺(jué)得FPGA難學(xué)的幾大原因。　　1、不熟悉 FPGA的內(nèi)部結(jié)構(gòu)，不了解可編程邏輯器件的基本原理。　　F
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【從零開(kāi)始走進(jìn)FPGA】你想干嘛——邊沿檢測(cè)技術(shù)

　　一、為什么要講邊沿檢測(cè) 　　也許，沒(méi)有那么一本教科書(shū)，會(huì)說(shuō)到這個(gè)重要的思想;也許，學(xué)了很久的你，有可能不知道這個(gè)重要的思想吧。很慚愧，我也是在當(dāng)年學(xué)了1年后才領(lǐng)悟到這個(gè)思想的。　　說(shuō)實(shí)話(huà)，我的成長(zhǎng)很艱辛，沒(méi)有人能給我系統(tǒng)的指導(dǎo)，而我得撐起這一片藍(lán)天，于是乎無(wú)數(shù)個(gè)漏洞，我一直在修補(bǔ)我的不足。我沒(méi)能對(duì)自己滿(mǎn)足過(guò)，不是說(shuō)我“貪得無(wú)厭”，而是，我不夠“完美”。人可以不完美，但不可以不追求完美;或許終點(diǎn)永遠(yuǎn)達(dá)不到，但努力的過(guò)程，你一直在靠近完美;有方向感地奮
關(guān)鍵字： FPGA 邊沿檢測(cè)

基于FPGA的跨時(shí)鐘域信號(hào)處理——同步設(shè)計(jì)的重要

　　上次提出了一個(gè)處于異步時(shí)鐘域的MCU與FPGA直接通信的實(shí)現(xiàn)方式，其實(shí)在這之前，特權(quán)同學(xué)想列舉一個(gè)異步時(shí)鐘域中出現(xiàn)的很典型的問(wèn)題。也就是要用一個(gè)反例來(lái)說(shuō)明沒(méi)有足夠重視異步通信會(huì)給整個(gè)設(shè)計(jì)帶來(lái)什么樣的危害。　　特權(quán)同學(xué)要舉的這個(gè)反例是真真切切的在某個(gè)項(xiàng)目上發(fā)生過(guò)的，很具有代表性。它不僅會(huì)涉及使用組合邏輯和時(shí)序邏輯在異步通信中的優(yōu)劣、而且能把亞穩(wěn)態(tài)的危害活生生的展現(xiàn)在你面前。　　從這個(gè)模塊要實(shí)現(xiàn)的功能說(shuō)起吧，如圖1所示，實(shí)現(xiàn)的功能其實(shí)很簡(jiǎn)單的，就是一個(gè)頻率計(jì)，只不過(guò)FPGA除了脈沖采集進(jìn)行計(jì)數(shù)外，
關(guān)鍵字： FPGA 同步設(shè)計(jì)

基于ISE設(shè)計(jì)提供低功耗FPGA解決方案

　　從Xilinx公司推出FPGA二十多年來(lái)，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現(xiàn)數(shù)字電路的優(yōu)選平臺(tái)。今天，功耗日益成為FPGA供應(yīng)商及其客戶(hù)關(guān)注的問(wèn)題。　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設(shè)備等新興市場(chǎng)之門(mén)的關(guān)鍵。　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗(yàn)。本文說(shuō)明如何應(yīng)用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。　　CMO
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-增量式設(shè)計(jì)演示

　　6.9 典型實(shí)例12：增量式設(shè)計(jì)(Incremental Design)演示　　6.9.1 實(shí)例的內(nèi)容及目標(biāo) 　　1.實(shí)例的主要內(nèi)容　　6.7節(jié)對(duì)增量式設(shè)計(jì)這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個(gè)具體的實(shí)例幫助讀者熟悉增量式設(shè)計(jì)的操作流程。　　本實(shí)例的源代碼參見(jiàn)隨書(shū)光盤(pán)Example6.9。此程序?yàn)镻C機(jī)通過(guò)串口向SRAM寫(xiě)入數(shù)據(jù)，再由FPGA從SRAM中讀取數(shù)據(jù)通過(guò)串口將其送到PC機(jī)。　　本實(shí)例的重點(diǎn)在于設(shè)計(jì)過(guò)程中是如何應(yīng)用增量式設(shè)計(jì)的，而不是如何實(shí)現(xiàn)程序本身的功能。
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-ChipScope功能演示

　　6.8 典型實(shí)例11：ChipScope功能演示　　6.8.1 實(shí)例的內(nèi)容及目標(biāo) 　　1.實(shí)例的主要內(nèi)容　　本節(jié)通過(guò)一個(gè)簡(jiǎn)單的計(jì)數(shù)器，使用ChipScope的兩種實(shí)現(xiàn)流程，基于Xilinx開(kāi)發(fā)板完成設(shè)計(jì)至驗(yàn)證的完整過(guò)程。本實(shí)例的工作環(huán)境如下。　　· 設(shè)計(jì)軟件：ISE 7.1i。　　· 綜合工具：ISE自帶的XST。　　· 仿真軟件：ModelSim SE 5.8C。　　· 在線(xiàn)調(diào)試：ChipScope Pro 8.2i。
關(guān)鍵字： FPGA ISE