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一種基于DSP與FPGA的高速通信接口設(shè)計(jì)方案

在雷達(dá)信號(hào)處理、數(shù)字圖像處理等領(lǐng)域中，信號(hào)處理的實(shí)時(shí)性至關(guān)重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢(shì)及DSP芯片在復(fù)雜算法處理上的優(yōu)勢(shì)，DSP+FPGA的實(shí)時(shí)信號(hào)處理系統(tǒng)的應(yīng)用越來(lái)越廣泛。ADI公司的TigerSHARC系列DSP芯片浮點(diǎn)處理性能優(yōu)越，故基于這類(lèi)。DSP的DSP+FPGA處理系統(tǒng)正廣泛應(yīng)用于復(fù)雜的信號(hào)處理領(lǐng)域。同時(shí)在這類(lèi)實(shí)時(shí)處理系統(tǒng)中，F(xiàn)PGA與DSP芯片之間數(shù)據(jù)的實(shí)時(shí)通信至關(guān)重要。 TigerSHARC系列DSP芯片與外部進(jìn)行數(shù)據(jù)通信主要有兩種方式：總線方式和鏈路口方式。鏈
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一款基于DSP和CPLD的低壓斷路器智能控制器設(shè)計(jì)

0 引言智能電網(wǎng)的發(fā)展，對(duì)低壓電器的智能化提出了較高的要求，目前國(guó)內(nèi)使用較多的小型斷路器的智能化穩(wěn)定性不夠，在于其體積較小，將信號(hào)采集電路、動(dòng)作執(zhí)行和智能脫扣器都安裝在本體內(nèi)，開(kāi)關(guān)內(nèi)的強(qiáng)電場(chǎng)產(chǎn)生的電磁干擾和高溫，使得斷路器可靠性降低。本文介紹的智能控制器脫離于斷路器本體，并且能夠連接多個(gè)斷路器，實(shí)現(xiàn)對(duì)多個(gè)斷路器的監(jiān)控。 1 控制器的總體結(jié)構(gòu) 群組智能控制器的核心采用DSP 芯片，輔以CPLD EPM3128芯片來(lái)實(shí)現(xiàn)鍵盤(pán)和液晶的時(shí)序邏輯，減少擴(kuò)展芯片帶來(lái)的體積問(wèn)題，外圍電路主要包括信號(hào)調(diào)理電路和脫
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CEVA發(fā)布用于CEVA-TeakLite-4 DSP的藍(lán)牙方案

　　全球領(lǐng)先的硅產(chǎn)品知識(shí)產(chǎn)權(quán)(SIP)平臺(tái)解決方案和數(shù)字信號(hào)處理器(DSP)內(nèi)核授權(quán)廠商CEVA公司宣布CEVA-TeakLite-4 DSP內(nèi)核繼音頻、語(yǔ)音和感測(cè)技術(shù)后，現(xiàn)在還可處理藍(lán)牙工作負(fù)載，從而顯著降低智能手機(jī)、物聯(lián)網(wǎng)(Internet of Things, IoT)、可穿戴產(chǎn)品和無(wú)線音頻裝置的芯片設(shè)計(jì)的成本、復(fù)雜性和功耗。通過(guò)利用最近發(fā)布的多功能CEVA-TeakLite-4 v2架構(gòu)的新增指令和接口，這款DSP現(xiàn)在可運(yùn)行 CEVA-藍(lán)牙連接性(經(jīng)典或低功耗)，以及廣泛的音頻和語(yǔ)音軟件包;語(yǔ)音觸
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一種基于CPLD的DSP人機(jī)接口模塊設(shè)計(jì)

CPLD(Complex programmable Logic Device，復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來(lái)的，具有多種工作方式和高集成、高速、高可靠性等明顯的特點(diǎn)。在超高速領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣泛的應(yīng)用，日前的CPLD普遍基于E2PROM和Flash電可擦除技術(shù)，可實(shí)現(xiàn)100次以上擦寫(xiě)循環(huán)。 CPLD選擇及其擴(kuò)展模塊的設(shè)計(jì) 由于A是3.3v電平供電的，所以CPLD我們也選擇3.3v電平供電的XL型號(hào)。XC95144XL是Xilinx公司 XC9500系列的一種。它
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基于FPGA的自適應(yīng)均衡器算法實(shí)現(xiàn)

摘要：近年來(lái)，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn)，本文闡述了自適應(yīng)均衡器的原理并對(duì)其進(jìn)行改進(jìn)。最后使用FPGA芯片和Verilog HDL設(shè)計(jì)實(shí)現(xiàn)了自適應(yīng)均衡器并仿真驗(yàn)證了新方法的有效性。信道均衡技術(shù)(Channel equalization)是指為了提高衰落信道中的通信系統(tǒng)的傳輸性能而采取的一種抗衰落措施。它主要是減小信道的多徑時(shí)延帶來(lái)的碼間串?dāng)_(ISI)問(wèn)題。其原理是對(duì)信道或整個(gè)傳輸系統(tǒng)特性進(jìn)行
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京微雅格率先推出國(guó)內(nèi)首款低功耗FPGA芯片

京微雅格的HR系列FPGA芯片已經(jīng)能夠提供EVB，并預(yù)計(jì)今年第三季度大規(guī)模量產(chǎn)，已成為世界上除美國(guó)外唯一自主研發(fā)并成功量產(chǎn)FPGA產(chǎn)品的公司。
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在云端，還好嗎？

　　十四個(gè)月之前，我參加了一次Plunify的媒體沙龍活動(dòng)，寫(xiě)了一篇名為《云時(shí)代才剛剛開(kāi)始》的文章，談了一點(diǎn)我對(duì)把芯片設(shè)計(jì)結(jié)合云計(jì)算和對(duì)Plunify這家創(chuàng)業(yè)公司的看法。那時(shí)候，Plunify主推的業(yè)務(wù)是租用亞馬遜的服務(wù)器資源，搭建一個(gè)FPGA開(kāi)發(fā)的云端平臺(tái)，讓設(shè)計(jì)公司可以把設(shè)計(jì)方案上傳到云端來(lái)仿真，以節(jié)省大量的時(shí)間，同時(shí)也避開(kāi)了自建云的昂貴成本?！　∫荒赀^(guò)去了，我終于又有機(jī)會(huì)和Plunify做一次更加深入的交流，看看Plunify在中國(guó)大陸市場(chǎng)的深水里摸了一年石頭后，到底有沒(méi)有摸到魚(yú)。　　Plunify
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逐夢(mèng)十年賽靈思

　　時(shí)間都去哪了?當(dāng)公司全球上下熱烈慶祝成立30周年的時(shí)候，回首我在賽靈思竟然也已有十載。從上海到北京，從新天地到盤(pán)古大觀，從北京最開(kāi)始幾個(gè)人的小辦事處到今天數(shù)十人數(shù)千規(guī)模的北京公司，我有幸見(jiàn)證了賽靈思在中國(guó)的巨大發(fā)展和變遷，但不變的是這份工作帶來(lái)的強(qiáng)大吸引力和提供給大家的實(shí)現(xiàn)夢(mèng)想的舞臺(tái)。　　賽靈思是我的第一份工作，一做就做了十年。很多周?chē)耐瑢W(xué)朋友都已經(jīng)換了多家公司，也有很多在高校都成了學(xué)術(shù)帶頭人，教授，也不停地有獵頭和朋友追問(wèn)我為什么不愿意動(dòng)一動(dòng)。我清楚我的執(zhí)著和堅(jiān)守來(lái)源于公司人性化和平等的
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基于VHDL和QuartusⅡ的數(shù)字電子鐘設(shè)計(jì)與實(shí)現(xiàn)

摘要：采用FPGA進(jìn)行的數(shù)字電路設(shè)計(jì)具有更大的靈活性和通用性，已成為目前數(shù)字電路設(shè)計(jì)的主流方法之一。本文給出一種基于FPGA的數(shù)字鐘設(shè)計(jì)方案。該方案采用VHDL設(shè)計(jì)底層模塊，采用電路原理圖設(shè)計(jì)頂層系統(tǒng)。整個(gè)系統(tǒng)在QuartusⅡ開(kāi)發(fā)平臺(tái)上完成設(shè)計(jì)、編譯和仿真，并在FPGA硬件實(shí)驗(yàn)箱上進(jìn)行測(cè)試。測(cè)試結(jié)果表明該設(shè)計(jì)方案切實(shí)可行。 EDA(Electronic Design Automation)又名電子設(shè)計(jì)自動(dòng)化，其基本特征是：以超大規(guī)模可編程邏輯器件，如FPGA，為設(shè)計(jì)載體，以硬件描述語(yǔ)言，如VHDL，為
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All Programmable平臺(tái)讓FPGA市場(chǎng)大有可為

曾有句話這樣說(shuō)到：“當(dāng)你認(rèn)為設(shè)計(jì)完美的時(shí)候，不是因?yàn)闆](méi)有什么可以加，而是你不能再去除什么。”這話用在FPGA上是再合適不過(guò)了。從簡(jiǎn)單的邏輯集成到現(xiàn)在集成ARM核、DSP、模擬電路、存儲(chǔ)器等無(wú)所不包的系統(tǒng)級(jí)集成，從純硬件開(kāi)發(fā)到可以用C、C++或System C來(lái)開(kāi)發(fā)，從此前價(jià)格高昂到現(xiàn)在低成本低功耗，從工藝的跟隨到成為先進(jìn)工藝的引領(lǐng)和3D IC的成功，從傳統(tǒng)的通信、工業(yè)和軍工等應(yīng)用向消費(fèi)電子、醫(yī)療電子、汽車(chē)電子、嵌入式市場(chǎng)等擴(kuò)展，F(xiàn)PGA成為擴(kuò)充我們想像力的“先鋒”。
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迎接All Programmable的浪潮

您有沒(méi)有留意到賽靈思的logo下面有兩個(gè)英文單詞——“All Programmable”? 這代表了什么?眾所周知，賽靈思一直是FPGA行業(yè)的領(lǐng)頭羊。那么未來(lái)呢?未來(lái)具有無(wú)限的可能性，但是All Programmable無(wú)疑是賽靈思正在全力推動(dòng)的轉(zhuǎn)型。All Programmable SoC無(wú)疑是這個(gè)轉(zhuǎn)型的代表之作，Zynq這個(gè)革命性的產(chǎn)品，也就應(yīng)運(yùn)而生了。我和賽靈思的緣分也由此開(kāi)始。
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28nm時(shí)代將進(jìn)一步蠶食ASIC

在FPGA領(lǐng)域，我們?cè)俅温劦搅顺林氐幕鹚幬丁?010年中國(guó)農(nóng)歷新年前后，F(xiàn)PGA的28nm交響曲奏響。
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不想荒廢你的大學(xué)生活吧？看看牛人是怎樣成為電子學(xué)霸的！

　　寫(xiě)這篇文章的時(shí)候，我正處于碩士研究生畢業(yè)論文的準(zhǔn)備階段，眼睜睜看著我的大學(xué)生活即將畫(huà)上句號(hào)，再看看身邊有很多低年級(jí)的學(xué)生們一天天把時(shí)間白白荒費(fèi)掉，我在心里替他們惋惜，在即將結(jié)束我的大學(xué)生活之際，我將我的大學(xué)幾年的有意義的生活與大家分享，看過(guò)這篇文章后也許能讓那些有夢(mèng)想的同學(xué)為了實(shí)現(xiàn)自己的人生目標(biāo)少走些彎路，大家要相信，大學(xué)校園——將為你提供一生最好的學(xué)習(xí)環(huán)境。　　我高中畢業(yè)于新疆伊寧市三中，2002年考入哈爾濱工程大學(xué)信息與通信工程學(xué)院電子信息工程專(zhuān)業(yè)，2006年以創(chuàng)新人才
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大神教你如何做好邏輯設(shè)計(jì)

　　規(guī)范很重要　　工作過(guò)的朋友肯定知道，公司里是很強(qiáng)調(diào)規(guī)范的，特別是對(duì)于大的設(shè)計(jì)(無(wú)論軟件還是硬件)，不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣：如果不按規(guī)范做的話，過(guò)一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò)，回頭再看自己寫(xiě)的代碼，估計(jì)很多信號(hào)功能都忘了，更不要說(shuō)檢錯(cuò)了;如果一個(gè)項(xiàng)目做了一半一個(gè)人走了，接班的估計(jì)得從頭開(kāi)始設(shè)計(jì);如果需要在原來(lái)的版本基礎(chǔ)上增加新功能，很可能也得從頭來(lái)過(guò)，很難做到設(shè)計(jì)的可重用性。　　在邏輯方面，我覺(jué)得比較重要的規(guī)范有這些：　　1.設(shè)計(jì)必須文檔化。要將設(shè)計(jì)思路，詳細(xì)實(shí)現(xiàn)等寫(xiě)入文檔
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電路板狂人的鎮(zhèn)宅之寶

　　第一次做電路板是讀高中的時(shí)候，從每周20塊錢(qián)的生活費(fèi)里省下一半來(lái)買(mǎi)元器件和材料。那樣糾結(jié)著做出了自己的第一塊電路板。敷銅板，透明膠帶，三氯化鐵，松香，焊條，現(xiàn)在想來(lái)還帶著那么一種讓人難以釋?xiě)训挠H熱勁兒。原理一知半解的，照著書(shū)上的原理圖在敷銅板上畫(huà)出線，然后用透明膠帶裁成細(xì)條粘到需要保留的部分，再放到三氯化鐵溶液里腐蝕。一晚上起來(lái)看好幾次，翻翻攪攪，最后一次醒來(lái)發(fā)現(xiàn)漂亮的小板已經(jīng)腐蝕好了。然后焊接調(diào)試…… 　　可惜第一次以失敗告終，板子沒(méi)有調(diào)試成功?，F(xiàn)在已經(jīng)回憶不起當(dāng)時(shí)
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