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EEPW首頁 >> 主題列表 >> fpga-pwm

獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)

  • 一種獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲。在100 MHz時鐘頻率下，系統(tǒng)可以對圖像SXGA和UXGA實時壓縮為(25幀/s)和(17幀/s)。實驗表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標準近似，PSNR值優(yōu)于JPEG標準。
  • 關(guān)鍵字： VGA/DVI壓縮存儲系統(tǒng)  圖像壓縮  FPGA  

SAR高速海量數(shù)據(jù)存儲與回放系統(tǒng)設(shè)計

  • 為了解決SAR匹配成像數(shù)據(jù)以及合成孔徑雷達中頻采樣后高速海量數(shù)據(jù)的存儲問題，介紹了一種基于FPGA控制的NAND Flash數(shù)據(jù)存儲及回放系統(tǒng)設(shè)計方案。實驗證明,該系統(tǒng)能以3 Gb/s碼流實時存儲數(shù)據(jù)具有強實時性，且性能穩(wěn)定，有很好的工程使用價值。
  • 關(guān)鍵字： 合成孔徑雷達  海量數(shù)據(jù)存儲  FPGA  

基于歐氏算法的RS硬件解碼方案的FPGA實現(xiàn)

  • 在通信系統(tǒng)中應(yīng)用廣泛。由于RS碼的譯碼復(fù)雜度高，數(shù)字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結(jié)構(gòu)分析相結(jié)合的RS硬件解碼方案，適用于FPGA單片實現(xiàn)，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現(xiàn)了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數(shù)可以根據(jù)需要靈活設(shè)置。
  • 關(guān)鍵字： RS編譯碼  差錯控制編碼技術(shù)  FPGA  

一種跳頻MSK信號檢測算法及FPGA實現(xiàn)

  • 為了準確截獲并識別目標信號，針對軍事通信信號環(huán)境設(shè)計了一種MSK信號檢測識別方法，并使用FPGA進行了設(shè)計實現(xiàn)。
  • 關(guān)鍵字： MSK信號檢測  頻譜利用率  FPGA  

一種改進型surendra背景更新算法的FPGA實現(xiàn)

  • 針對現(xiàn)有的動態(tài)背景提取運動目標物體算法復(fù)雜且難以在硬件上實現(xiàn)的問題，研究了改進型surendra背景更新算法原理的特點，提出了改進型surendra背景更新算法的硬件結(jié)構(gòu)，并對硬件結(jié)構(gòu)進行綜合、仿真后，在FPGA芯片上實現(xiàn)。
  • 關(guān)鍵字： 運動目標提取  surendra背景更新算法  FPGA  

基于FPGA+DSP的智能車全景視覺系統(tǒng)

  • 為實現(xiàn)智能車全景視覺系統(tǒng)的應(yīng)用研究平臺，設(shè)計了一種基于FPGA+雙DSP的實時6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個DSP組成。第一個FPGA進行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進行海量圖像數(shù)據(jù)的高速并行處理。
  • 關(guān)鍵字： 全景視覺系統(tǒng)  FPGA+DSP  數(shù)字圖像采集與處理系統(tǒng)  

基于FPGA的嵌入式圖像監(jiān)控系統(tǒng)設(shè)計

  • 本文主要完成了嵌入式圖像監(jiān)控系統(tǒng)的設(shè)計，該系統(tǒng)克服了模擬圖像監(jiān)控技術(shù)具有的弊端，在普通家庭、臨時性作業(yè)場所中具有很強的應(yīng)用前景。這些領(lǐng)域一般對視頻傳輸指標的要求不一定很高，但要求便于攜帶，同時功耗較小(例如臨時性場合等)，具有體積小、功耗低、成本低、速度快、穩(wěn)定性好等特點，可以有效地克服傳統(tǒng)的基于計算機的監(jiān)控系統(tǒng)的缺點。系統(tǒng)可做為一個智能部件“嵌入”到各種應(yīng)用系統(tǒng)中，如將其配上網(wǎng)絡(luò)接口接上計算機系統(tǒng)，即可構(gòu)成一個監(jiān)控網(wǎng)絡(luò)系統(tǒng)，是一種相對獨立的OEM部件。
  • 關(guān)鍵字： 圖像監(jiān)控系統(tǒng)  NiosII  FPGA  

基于FPGA和多DSP的高速視覺測量系統(tǒng)的研究

  • 針對高速視覺測量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點，將FPGA技術(shù)與DSP技術(shù)相結(jié)合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統(tǒng)。詳細介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過程中的不同應(yīng)用、高速視覺測量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。
  • 關(guān)鍵字： 高速視覺測量系統(tǒng)  DSP  FPGA  

基于FPGA和光纖傳輸?shù)母咚贁?shù)字信號傳輸

  • 提出一種實時數(shù)字化光纖傳輸系統(tǒng)，該系統(tǒng)分為發(fā)送端和接收端。發(fā)送端用A／D轉(zhuǎn)換器將輸入的模擬信號數(shù)字化，再用FPGA對數(shù)據(jù)進行處理，并通過光纖傳輸。同時，F(xiàn)PGA還控制A／D轉(zhuǎn)換器的工作。接收端用串行收發(fā)器TLK1501對接收數(shù)據(jù)進行解碼處理，還原有效信號。實驗表明，該系統(tǒng)實時性好、信號傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強，系統(tǒng)具有可行性和有效性。
  • 關(guān)鍵字： 高速數(shù)字信號傳輸  寬帶  FPGA  

基于FPGA的915 MHz射頻讀卡器設(shè)計

  • 參照ISO/IEC 18000-6 Type B 協(xié)議設(shè)計了一款工作頻率為915 MHz的射頻讀卡器，采用FPGA完成協(xié)議中規(guī)定的數(shù)字信號處理，C8051F020單片機作為主控器。利用Verilog HDL硬件描述語言，搭建FPGA內(nèi)部各個小模塊及系統(tǒng)的驗證平臺，選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標器件，使用Quartus II進行綜合，并通過時序和功能驗證。
  • 關(guān)鍵字： 射頻讀卡器  數(shù)字信號處理  FPGA  

基于FPGA的違章車輛視頻檢測系統(tǒng)

  • 近年來，ITS在城市交通管理方面得到了普遍應(yīng)用，在緩解道路交通、防 范交通違章及事故發(fā)生等方面獲得了良好的效果。本文針對ITS應(yīng)用，特別是電子警察系統(tǒng)的應(yīng)用，提出了車輛違章視頻檢測方案，以適應(yīng)ITS的發(fā)展需求。
  • 關(guān)鍵字： 車輛違章檢測  電子警察  FPGA  

基于FPGA的慢門限恒虛警處理電路設(shè)計及其仿真

  • 雷達信號的檢測多是在干擾背景下進行，如何從干擾中提取目標信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達信號處理的重要組成部分，慢門限恒虛警處理主要是針對接收機熱噪聲，文中介紹一種基于FPGA嵌入式設(shè)計的慢門限恒虛警處理電路，給出了仿真模型及仿真結(jié)果，并已將其用于某檢測器中，取得了良好的經(jīng)濟效益。
  • 關(guān)鍵字： 慢門限恒虛警處理電路  內(nèi)部噪聲  FPGA  

基于Xilinx FPGA的DCM動態(tài)重配置方法研究及實現(xiàn)

  • 介紹了Xilinx FPGA中DCM的結(jié)構(gòu)和相關(guān)特性，提出了一種基于Xilinx FPGA的DCM動態(tài)重配置的原理方法，并給出了一個具體的實現(xiàn)系統(tǒng)。系統(tǒng)僅通過外部和Xilinx XC4VFX100相連的少數(shù)控制線，就可以在輸入100 MHz時鐘源的條件下，對DCM進行50～300 MHz范圍內(nèi)準確、快速地變頻。本設(shè)計系統(tǒng)具有接口簡單、實時性強、穩(wěn)定性高等特點，目前已成功應(yīng)用到某星載系統(tǒng)中。
  • 關(guān)鍵字： DCM配置  時鐘源  FPGA  

并行CRC算法在FPGA上的實現(xiàn)

  • 循環(huán)冗余碼校驗CRC（Cyclic Redundancy Check）廣泛用于通訊領(lǐng)域和數(shù)據(jù)存儲的數(shù)據(jù)檢錯?；贔PGA在通訊領(lǐng)域和數(shù)據(jù)存儲的應(yīng)用越來越廣泛,CRC的編碼解碼模塊已經(jīng)是FPGA上的常用模塊了。采用超前位計算實現(xiàn)CRC在FPGA上的并行運算,通過實際應(yīng)用證明該算法能有效實現(xiàn)硬件的速度與資源合理平衡。
  • 關(guān)鍵字： 數(shù)據(jù)檢錯  CRC  FPGA  

數(shù)字電視CAS中DES加密模塊的FPGA實現(xiàn)

  • 一種基于FPGA的數(shù)據(jù)加密標準算法的實現(xiàn)。就資源優(yōu)先和性能優(yōu)先分別使用循環(huán)法和流水線法對DES加密算法進行了設(shè)計，并對其進行了比較。通過采用子密鑰簡單產(chǎn)生和ROM優(yōu)化S盒的方法，對流水線法進行改進，達到了資源占用率低、加密速度快的效果。
  • 關(guān)鍵字： 數(shù)據(jù)加密標準算法  DES  FPGA  流水線  
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